新的面向低功耗聚芯片上系統(tǒng)可重構(gòu)技術(shù)

（魯東大學(xué) a.計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院；b.網(wǎng)絡(luò)中心 山東 煙臺(tái) 264025）

摘 要：針對(duì)聚芯SoC的結(jié)構(gòu)特點(diǎn)，提出了一種適用于聚芯SoC的面向低功耗的可重構(gòu)技術(shù)。概述了可重構(gòu)技術(shù)的相關(guān)研究，提出了針對(duì)聚芯SoC中片上cache的可重構(gòu)技術(shù)，并詳細(xì)敘述了軟硬件兩種實(shí)現(xiàn)方法，給出了與傳統(tǒng)方法功耗比較的實(shí)驗(yàn)結(jié)果。實(shí)驗(yàn)表明，對(duì)于Qsort程序，該方法相對(duì)傳統(tǒng)方法可以降低35.3%的功耗，對(duì)于Dijkstra程序，該方法相對(duì)傳統(tǒng)方法也可以降低46%的功耗。

關(guān)鍵詞：低功耗；可重構(gòu)技術(shù)；片上系統(tǒng)

中圖分類(lèi)號(hào)：TP302文獻(xiàn)標(biāo)志碼：A

文章編號(hào)：1001-3695(2009)05-1832-03

New reconfigurable technology facing on low power dissipation of SoC

WANG Yileia，LI Taob，XU Qunsana，SONG Lihuaa

（a.School of Computer Science Technology，b.Network Center Ludong University Yantai Shandong 264025 China）

Abstract:According to the characters of SoC，put forward a new reconfigurabled technology facing on low power dissipation of SoC.First summarized the related research on configurable and then gave a new reconfigurable technology facing on low power dissipation of SoC and went into particulars on software and hardware realization. At the end it gave an experiment.The results of which illustrate that to Qsort program the new method can reduce 35% power dissipation compared to traditional method and to Dijkstra program the new method can reduce 46% power dissipation compared to traditional method.

Key words:low dissipation；reconfigurable technology;SoC

1 可重構(gòu)技術(shù)相關(guān)研究

傳統(tǒng)的可重構(gòu)系統(tǒng)即FPGA是從20世紀(jì)80年代中期興起的，它通過(guò)將配置數(shù)據(jù)的位流下載到設(shè)備中以實(shí)現(xiàn)重編程，用查找表（look up table，LUT）實(shí)現(xiàn)計(jì)算功能部件，是一種細(xì)粒度可重構(gòu)。最近，一種新的趨勢(shì)是使用混合可重構(gòu)處理器（hybrid reconfigurable processors），這種處理器可按需更改功能，可重構(gòu)單元按照需求實(shí)現(xiàn)不同的功能，如實(shí)現(xiàn)不同的數(shù)字電視協(xié)議，也可按需加速，可重構(gòu)為協(xié)處理器以加速應(yīng)用部件的處理能力。這種設(shè)計(jì)方法高效方便，可使產(chǎn)品快速進(jìn)入市場(chǎng)。國(guó)際工業(yè)界也已經(jīng)有相應(yīng)的可重構(gòu)芯片的產(chǎn)品開(kāi)發(fā)成功，如Elixent公司提供了一款叫DFabrix的粗粒度可重構(gòu)IP核^[1]；QuickSilver Technology公司也開(kāi)發(fā)了一款異構(gòu)多核處理器，包含了CPU核、粗粒度的可重構(gòu)運(yùn)算節(jié)點(diǎn)、細(xì)粒度的位操作節(jié)點(diǎn)和有限狀態(tài)機(jī)節(jié)點(diǎn)等^[2]。

從可重構(gòu)單元的粒度、重構(gòu)方式、體系結(jié)構(gòu)角度可將可重構(gòu)系統(tǒng)分為粗/細(xì)粒度重構(gòu)、靜/動(dòng)態(tài)重構(gòu)和緊密/松散耦合重構(gòu)三種形式。粗粒度重構(gòu)時(shí)改變某一個(gè)或若干個(gè)子模塊的結(jié)構(gòu)，重構(gòu)系統(tǒng)設(shè)計(jì)簡(jiǎn)單，但靈活性不足；細(xì)粒度重構(gòu)時(shí)僅改變?nèi)舾稍倪壿嫻δ埽貥?gòu)系統(tǒng)設(shè)計(jì)復(fù)雜、靈活性大，能充分發(fā)揮出硬件運(yùn)算的效率，如FPGA。靜態(tài)重構(gòu)在設(shè)備正常時(shí)不可進(jìn)行，只能在設(shè)備停止時(shí)從片外將重構(gòu)信息加載到設(shè)備上；動(dòng)態(tài)重構(gòu)在設(shè)備運(yùn)行的任何時(shí)刻均可以完成系統(tǒng)的重構(gòu)工作，非常靈活。緊密耦合重構(gòu)，其可重構(gòu)處理單元（reconfigurable processing unit，RPU）被集成到CPU中構(gòu)成一個(gè)功能單元，通常需要擴(kuò)充指令集；松散耦合重構(gòu)，RPU被放置在處理器外，連接存儲(chǔ)器或I/O總線如PCI總線等，輔助CPU完成計(jì)算功能。可重構(gòu)技術(shù)的相關(guān)研究主要包括可重構(gòu)處理單元的設(shè)計(jì)參數(shù)研究^[3]、RPU和CPU的集成研究、可重構(gòu)系統(tǒng)的編程模型和編譯技術(shù)研究以及可重構(gòu)系統(tǒng)在容錯(cuò)系統(tǒng)中的應(yīng)用研究等。

2 片上cache低功耗可重構(gòu)技術(shù)研究意義

SoC中CPU核的處理速度不斷提高，存儲(chǔ)器的訪問(wèn)時(shí)間成為影響性能的關(guān)鍵因素，為了解決這一問(wèn)題，依據(jù)程序訪問(wèn)局部性原理以及追求較高性能價(jià)格比的原則，在處理器體系結(jié)構(gòu)設(shè)計(jì)中引入了存儲(chǔ)器的層次結(jié)構(gòu)。片內(nèi)存儲(chǔ)層次主要包括內(nèi)存管理單元（memory management unit，MMU）和高速緩存cache，作為處理器的關(guān)鍵部件，它們有效減小了處理器與主存儲(chǔ)器之間的速度鴻溝，帶來(lái)了處理器性能的飛速提高，因此幾乎所有的現(xiàn)代處理器都采用了這種技術(shù)。由于對(duì)快速時(shí)鐘的需求，片上cache均采用大量的靜態(tài)隨機(jī)存儲(chǔ)器（static random access memory，SRAM）陣列實(shí)現(xiàn)，其晶體管數(shù)量通常占整個(gè)芯片的很大比重。隨著cache容量的持續(xù)加大，其占據(jù)的芯片面積不斷加大，其消耗的功耗也逐漸變得顯著起來(lái)。例如在DEC Alpah21164中cache占有全部功耗的25%^[4]，ARM920T嵌入式微處理器cache的功耗比重則高達(dá)44%^[5]，在聚芯SoC的CPU核中cache也占有35%的功耗。片上cache中的存儲(chǔ)資源如此巨大，如何對(duì)其充分利用顯得非常重要，已經(jīng)成為學(xué)術(shù)界和工業(yè)界研究的熱點(diǎn)。

動(dòng)態(tài)可重構(gòu)cache的思想最早是羅切斯特大學(xué)的學(xué)者在其一篇關(guān)于存儲(chǔ)層次的論文中提出的^[6]，主要針對(duì)高性能的超標(biāo)量通用處理器。Ranganthan等人^[7]提出一種新的cache可重構(gòu)設(shè)計(jì)，可以使SRAM陣列根據(jù)處理器的不同運(yùn)行情況動(dòng)態(tài)調(diào)整。國(guó)內(nèi)清華大學(xué)在其嵌入式處理器設(shè)計(jì)中，通過(guò)增加少量硬件以及編譯器的配合，在L1 cache和L2 cache總體大小不變的情況下，可以根據(jù)具體應(yīng)用程序動(dòng)態(tài)配置，有效地提高cache命中率并降低處理器的功耗^[8]。復(fù)旦大學(xué)也開(kāi)展了可重構(gòu)cache的重構(gòu)算法研究^[9]。

當(dāng)今嵌入式應(yīng)用中，單片機(jī)（micro control unit，MCU）的使用仍然非常廣泛。單片機(jī)是指在一塊芯片上的計(jì)算機(jī)，屬于最低層次的嵌入式系統(tǒng)，通常只有單任務(wù)，不支持操作系統(tǒng)和多線程。使用單片機(jī)搭建的計(jì)算機(jī)系統(tǒng)并不需要很大的主存，因此單片機(jī)都包含一定的片上存儲(chǔ)，通常從幾KB到幾十KB。如果SoC內(nèi)部也包含對(duì)程序員可見(jiàn)的片上主存，就可以作為單片機(jī)使用，它帶來(lái)以下兩方面的好處：

a）在特定的應(yīng)用中，避免訪問(wèn)片外的板上內(nèi)存，以降低整機(jī)系統(tǒng)功耗。板上的線載電容相對(duì)比片內(nèi)的線載電容大得多，因此會(huì)消耗很大的功耗。此外板上主存顆粒的功耗也非常大，通常與芯片功耗相當(dāng)甚至超過(guò)SoC的功耗。

b）由于不需要板上內(nèi)存條，可以減少特定應(yīng)用的芯片與主板連接的引腳，降低芯片封裝成本。當(dāng)前芯片封裝成本在芯片成本中占有很大比重（如BGA封裝比QFP256封裝的引腳數(shù)多，封裝成本卻比QFP256高出50%）。

實(shí)際上，片上cache雖然占有大量的存儲(chǔ)單元，但由于多是由硬件完成存儲(chǔ)功能，通常對(duì)程序員是透明的，即程序運(yùn)行過(guò)程中并不需要軟件對(duì)cache進(jìn)行存儲(chǔ)操作。如果重構(gòu)cache中的SRAM，必須采用新的方法對(duì)其進(jìn)行改造。

3 一種面向低功耗聚芯片上系統(tǒng)的可重構(gòu)技術(shù)

3.1 數(shù)據(jù)cache可重構(gòu)的硬件改造方法

在芯片的最頂層增加一個(gè)引腳MCU_ENABLE，當(dāng)此信號(hào)為高時(shí)，表明芯片工作在單片機(jī)模式下，否則即為SoC的原有正常工作模式。信號(hào)高低由主板跳線決定，也可以在封裝時(shí)確定從而節(jié)省一個(gè)引腳。由于該SoC的CPU核的數(shù)據(jù)cache為兩路，共8 KB，在MCU_ENABLE時(shí)，用戶(hù)對(duì)數(shù)據(jù)RAM的訪存范圍為0x0~0x1FFF。而由圖1可知，在原有設(shè)計(jì)下，0x0~0x1FFF的地址空間屬于kuseg區(qū)，即虛擬地址會(huì)通過(guò)TLB映射變?yōu)槲锢淼刂罚虼耸紫刃鑼?duì)TLB模塊在單片機(jī)模式下的工作原理進(jìn)行修改。

1)TLB模塊的改造

在SoC作為單片機(jī)模式工作時(shí)，TLB在接收到訪問(wèn)RAM區(qū)域的虛擬地址后（0x0~0x1FFF），不應(yīng)作變化，而應(yīng)當(dāng)直接將其作為物理地址發(fā)送給cache模塊。此時(shí)，為保證SoC各IP核的正常工作，對(duì)其他存儲(chǔ)空間區(qū)域的訪問(wèn)，映射方式保持TLB原有模式不變。

由表1所示，聚芯SoC1000C存儲(chǔ)空間物理地址的低256 MB原本就是用來(lái)訪存SDRAM，因此訪存地址究竟是訪問(wèn)RAM（當(dāng)SoC作為單片機(jī)使用時(shí)，指數(shù)據(jù)cache中的SRAM），還是其他存儲(chǔ)空間可由物理地址的第28位決定。當(dāng)該位為0時(shí)，表明訪問(wèn)為RAM區(qū)域，否則表明訪問(wèn)為其他存儲(chǔ)空間。

首先，由于需要指示傳送給數(shù)據(jù)cache的物理地址是否訪問(wèn)RAM，在TLB模塊中增加一位信號(hào)線（RAM_ENABLE）。其次，由于在MCU_ENABLE時(shí)芯片不需要啟動(dòng)操作系統(tǒng)，訪存僅使用圖1中地址空間為kuseg和kseg1兩種模式。而kuseg的地址在SoC作為單片機(jī)使用時(shí)直接送給cache模塊，TLB的RAM表項(xiàng)并不會(huì)被使用，從而可以關(guān)閉TLB中指令RAM和數(shù)據(jù)RAM的使能（CEN）以節(jié)省功耗，即屏蔽kseg0和kseg2段。實(shí)際上TLB中的RAM功耗占有比重較大^[10]，因此這種改造可以降低作為單片機(jī)使用時(shí)不必要的功耗損失。

由于需要指示送給data cache的物理地址是否訪問(wèn)RAM，需要增加一根信號(hào)線dcachepaddr_ramaddr。

2)數(shù)據(jù)cache模塊的改造

數(shù)據(jù)cache為2路4 KB結(jié)構(gòu)，需要改造為對(duì)用戶(hù)可以直接訪問(wèn)的8 KB數(shù)據(jù)RAM。

如圖2所示，原有設(shè)計(jì)中獨(dú)立的兩路數(shù)據(jù)cache均為4 KB，兩路并行工作，由tag是否命中決定取哪一路cache的數(shù)據(jù)，如果tag不命中則訪問(wèn)片外RAM。因此，需要將兩路cache的RAM進(jìn)行串接，以構(gòu)成邏輯上完整的一塊8 KB的RAM。原有的兩路cache分別包含128行，兩路cache行地址的index為7位，即目標(biāo)地址的5~11位。為了實(shí)現(xiàn)兩塊RAM的串聯(lián)，可以用目標(biāo)地址的第12位進(jìn)行判斷是2路中的哪一路，如果該位為0，則訪問(wèn)第0路；如果該位為1，則訪問(wèn)第1路，改造后的index將變?yōu)?位，即目標(biāo)地址的5~12位。

3.2 數(shù)據(jù)cache可重構(gòu)的軟件配置方法

由前面的分析可知，作為單片機(jī)使用時(shí)，虛擬地址不需要經(jīng)過(guò)映射（mapped），但需要訪問(wèn)cache中的SRAM作為數(shù)據(jù)存儲(chǔ)區(qū)域，與圖1所示的MIPS存儲(chǔ)空間中kseg0段（unmapped cached）非常類(lèi)似，此時(shí)虛擬地址不經(jīng)過(guò)TLB頁(yè)表項(xiàng)的虛擬地址轉(zhuǎn)換，而直接映射到以0x為起始物理地址的空間，即虛擬地址向物理地址轉(zhuǎn)換時(shí)，直接將虛擬地址最高位的1變?yōu)?即可。因此，如果使用本文所介紹的cache配置方法，并且編程使用的訪存虛擬地址需介于0x80000000~0x80001fff，就可以完成數(shù)據(jù)cache的SRAM區(qū)域的重構(gòu)。上述軟件方法的一個(gè)缺點(diǎn)是訪存空間的基地址并不是0x0，而是0x80000000，對(duì)普通用戶(hù)來(lái)說(shuō)令人費(fèi)解，為此本文采用額外的方法進(jìn)行配置，即通過(guò)TLB地址映射功能，將訪存邏輯基地址0x0轉(zhuǎn)換為物理基地址0x0。

1)TLB的軟件配置

如果直接使用0x0~0x1fff的虛擬地址來(lái)訪問(wèn)8 KB的數(shù)據(jù)cache內(nèi)容，需要通過(guò)TLB來(lái)完成地址映射，將虛擬地址0x0~0x1fff映射到物理地址0x0~0x1fff，這樣在程序中使用0x0~0x1fff的地址訪問(wèn)內(nèi)存時(shí)會(huì)直接訪問(wèn)物理內(nèi)存的低8 KB區(qū)域，即cache的8 KB SRAM區(qū)域。

TLB包含48個(gè)頁(yè)表項(xiàng)，其中每個(gè)頁(yè)表項(xiàng)可以完成連續(xù)的兩個(gè)頁(yè)表基地址的映射，即每個(gè)頁(yè)表項(xiàng)可以完成8 KB空間的映射。因此，為了完成上述任務(wù)，只需要對(duì)其中一項(xiàng)進(jìn)行配置，將以虛擬地址從0x0起始的兩頁(yè)映射到物理地址0x0起始的兩頁(yè)。在龍芯1號(hào)CPU中，設(shè)置TLB的第0項(xiàng)。此外需要注意的是，在TLB配置過(guò)程中必須配置另外47個(gè)頁(yè)表項(xiàng)，以確保所有TLB項(xiàng)的ENTRYHI的內(nèi)容不一樣，這是由MIPS編程規(guī)范決定的，否則會(huì)出現(xiàn)嚴(yán)重錯(cuò)誤。2)數(shù)據(jù)cache的軟件配置

訪存空間的基地址確定后，需要配置數(shù)據(jù)cache中每一行tag內(nèi)容，使得程序在運(yùn)行過(guò)程中的訪存都會(huì)cache命中，從而重構(gòu)cache的SRAM區(qū)域，使其完成程序的數(shù)據(jù)存儲(chǔ)功能。在CPU核中，cache的每一行有兩路，每一路都會(huì)有一個(gè)32位的tag，其各個(gè)字段構(gòu)成如圖3所示。

每部分的作用如下所述：

a）PTagLo用于存放訪存地址的高端部分。在目前的聚芯SoC中，只用到了這個(gè)字段的低20位，而由于實(shí)際使用的地址范圍只有8 Byte，實(shí)際上在作為單片機(jī)使用時(shí)，將第0路數(shù)據(jù)cache中每一行的PTagLo的值設(shè)為0x0，第1路數(shù)據(jù)cache中每一行的PTagLo的值設(shè)為0x1即可，這樣就可以保證在訪問(wèn)0x0~0x1fff的物理地址空間時(shí)，必然會(huì)出現(xiàn)cache命中。

b)PState為狀態(tài)標(biāo)志位，根據(jù)MIPS編程規(guī)范將其設(shè)成0x3即可，表示該行cache有效。

c）P為校驗(yàn)位。在單片機(jī)環(huán)境中不需要用這一位，將其設(shè)成0即可。

此外，需要配置CP0_STATUS寄存器的DE位即第16位，該位用來(lái)控制cache行的tag部分是否啟動(dòng)校驗(yàn)功能。本文中，不需要對(duì)其進(jìn)行校驗(yàn)，故將DE位設(shè)為1，以關(guān)閉cache對(duì)tag的校驗(yàn)功能。

需要說(shuō)明的是，本文只介紹數(shù)據(jù)cache中的SRAM的重構(gòu)，對(duì)于指令cache中的SRAM，由于聚芯SoC作為單片機(jī)使用時(shí)程序代碼在主板上的flash中，在本文中不對(duì)指令cache中的SRAM進(jìn)行重構(gòu)。為此，調(diào)用如下指令：

cache index_Invalidate_I

使指令cache的每一行都無(wú)效即可。

另外，CP0_CONFIG寄存器的低三位用來(lái)設(shè)置對(duì)kseg0段內(nèi)地址的訪問(wèn)是否啟用cache，這三位設(shè)為2則不啟用cache，設(shè)為3則啟用cache。

如果將現(xiàn)有的SoC作為單片機(jī)來(lái)使用，訪存過(guò)程不能訪問(wèn)超過(guò)8 KB范圍的地址，否則根據(jù)CPU核的cache設(shè)計(jì)規(guī)范會(huì)導(dǎo)致cache不命中而引起內(nèi)存訪問(wèn)，而單片機(jī)系統(tǒng)的主板上可能不帶有內(nèi)存，結(jié)果將會(huì)引起系統(tǒng)崩潰。編寫(xiě)嵌入式程序時(shí)需要程序員注意這一點(diǎn)，當(dāng)然也可以通過(guò)修改編譯器避免這種情況，即當(dāng)程序的數(shù)據(jù)區(qū)超出8 KB范圍時(shí)報(bào)錯(cuò)。

4 實(shí)驗(yàn)結(jié)果與分析

本文采用嵌入式應(yīng)用程序，選擇了MiBench程序集^[11]的Qsort程序和Dijkstra程序。選擇軟件方法實(shí)現(xiàn)的cache可重構(gòu)技術(shù)進(jìn)行功耗分析。功耗分析在一款SoC的仿真環(huán)境中進(jìn)行，對(duì)象是經(jīng)過(guò)成功流片的SoC的門(mén)級(jí)網(wǎng)表，該網(wǎng)表由Synopsys公司的design compiler綜合并由Astro進(jìn)行物理設(shè)計(jì)。

首先在仿真環(huán)境中直接運(yùn)行Qsort程序和Dijkstra程序，即聚芯SoC1000C在傳統(tǒng)工作模式下執(zhí)行程序，通過(guò)Cadence公司的仿真工具NCVerilog，生成SAIF格式文件，在Synopsys公司的功耗分析工具power compiler中進(jìn)行功耗計(jì)算，得到聚芯SoC1000C在傳統(tǒng)模式工作時(shí)的功耗數(shù)值。對(duì)于作為單片機(jī)應(yīng)用時(shí)的聚芯SoC1000C的功耗數(shù)據(jù)，可以在仿真環(huán)境中運(yùn)行軟件配置程序后，運(yùn)行Qsort程序和Dijkstra程序，通過(guò)與上述相同的功耗分析流程進(jìn)行功耗分析。

為了量化統(tǒng)計(jì)內(nèi)存條部分節(jié)省的功耗，通過(guò)統(tǒng)計(jì)該SoC的內(nèi)存控制器IP核對(duì)內(nèi)存條的控制狀態(tài)，隨后根據(jù)相應(yīng)的內(nèi)存條數(shù)據(jù)手冊(cè)中描述的各狀態(tài)的電流數(shù)值，計(jì)算出內(nèi)存條在運(yùn)行相應(yīng)程序時(shí)的功耗，本文假定使用的內(nèi)存條為64 MB，內(nèi)存顆粒為三星公司的K4S280432I。實(shí)驗(yàn)結(jié)果如表2所示，對(duì)于Qsort程序，本文方法相對(duì)傳統(tǒng)方法可以降低35.3%的功耗。其中，SoC芯片本身可以降低10.2%的功耗，這主要是因?yàn)橹貥?gòu)數(shù)據(jù)cache方法不需要使用芯片內(nèi)的SDRAM控制器，從而可以節(jié)省該部分功耗；對(duì)于Dijkstra程序，本文方法相對(duì)傳統(tǒng)方法也可以降低46%的功耗。其中，SoC芯片本身可以降低29.8%的功耗。

表2 重構(gòu)數(shù)據(jù)cache方法與傳統(tǒng)方法功耗對(duì)比

分類(lèi)重構(gòu)數(shù)據(jù)cache Qsort/mW傳統(tǒng)模式Qsort/mW重構(gòu)數(shù)據(jù)cache Dijkstra/mW傳統(tǒng)模式Dijkstra/mW

SoC612.6682620.3883.2

SD內(nèi)存條0264.80266.4

合計(jì)612.6946.8620.31 149.6

從表2中可以發(fā)現(xiàn)，本文中SoC芯片的功耗數(shù)值均低于傳統(tǒng)方法工作時(shí)的功耗，這是因?yàn)閱纹瑱C(jī)模式執(zhí)行時(shí)使用flash存儲(chǔ)指令，相對(duì)于從內(nèi)存取指，CPU需要等待更多的時(shí)鐘周期，也就是CPU會(huì)更多地處于空閑狀態(tài)，所以單片機(jī)模式時(shí)芯片本身功耗也會(huì)偏低，這是以犧牲芯片的性能為代價(jià)的。但同時(shí)帶來(lái)的好處是，可以完全節(jié)省SD內(nèi)存條的功耗，從而大幅度降低整個(gè)系統(tǒng)的功耗。

5 結(jié)束語(yǔ)

本文針對(duì)SoC的結(jié)構(gòu)特點(diǎn)，提出了適用于SoC的面向低功耗的可重構(gòu)技術(shù)。結(jié)合SoC的CPU核，分析了MIPS片上存儲(chǔ)系統(tǒng)的體系結(jié)構(gòu)和工作原理，提出了為實(shí)現(xiàn)數(shù)據(jù)cache復(fù)用功能的硬件改造思想和實(shí)現(xiàn)方法。硬件方法的優(yōu)點(diǎn)是不需要訪問(wèn)TLB的RAM從而可以節(jié)省部分功耗；軟件方法的優(yōu)點(diǎn)是沒(méi)有硬件改造的代價(jià)。

本文方法雖然只是在CPU核的聚芯SoC上實(shí)驗(yàn)通過(guò)，但由于MIPS處理器的cache和TLB原理是基本相同的，因此對(duì)所有的MIPS處理器都適用。對(duì)聚芯SoC1000C進(jìn)行典型嵌入式應(yīng)用的功耗實(shí)驗(yàn)數(shù)據(jù)表明.