一種低回踢噪聲高速電壓比較器的設計

張國成

[摘要]通過對現有幾種閂鎖比較器的分析和比較,提出一種應用于流水線ADC中改進的動態閂鎖電壓比較器結構,該結構具有較小的功耗和回踢噪聲的特點。并采用0.18um CMOS1P6M工藝對電路進行設計,在電源電壓為1.8V的條件下,對電路進行仿真,仿真結果表明它的回踢噪聲小,輸入敏感電壓誤差小于2mV,最高工作頻率200MHz,功耗270uW。

[關鍵詞]CMOS回踢噪聲比較器

中圖分類號:TN98文獻標識碼:A文章編號:1671-7597(2009)1210042-02

一、引言

在現代通信和信號處理系統中,模數轉換器是非常重要的一個電路模塊,特別是在以電池供電為主的便攜式移動通訊終端中,更是需要高速、低功耗、高分辨率的ADC作為數字信號處理的接口。

由于動態閂鎖結構的比較器具有速度高功耗小的特點,因此在Pipeline ADC中被廣泛采用。但是在閂鎖比較器中,若其再生節點上面有大的電壓改變時,該改變會通過輸入MOS管的寄生電容耦合到比較器的輸入,因此而使輸入電壓被干擾,從而降低轉換器的精度,這個干擾通常稱為回踢噪聲。當pipelined ADC中同時有大量的比較器同時進行開關操作時,該回踢噪聲會嚴重影響輸入電壓及參考電壓,從而使ADC的精度大大降低。

本文提出了一種改進的CMOS動態閂鎖電壓比較器結構,通過對電路中主要指標的分析和優化設計,使該比較器達到了很小的回踢噪聲和較高的工作速度。

二、閂鎖比較器結構

現有閂鎖比較器的結構有很多種,這里主要對class-AB閂鎖比較器及動態閂鎖比較器兩種比較器的結構從功耗、速度和回踢噪聲等方面進行比較分析。

(一)class-AB閂鎖比較器

Class-AB型閂鎖比較器典型電路如圖1所示。

圖1Class-AB型閂鎖比較器

當Vlatch為低電平時,M5關斷,使M3a/M3b上沒有任何電流流過。而M4作為復位開關,使M2a/M2b作為輸入差分對管M1a/M1b的負載管。當Vlatch

變為高電平時,再生過程開始:復位開關打開,晶體管M2a/M3a和M2b/M3b形成兩個背靠背的反相器,在再生相的開始階段將兩個小的輸出電壓再生為全擺幅的數字電平。

該類比較器具有以下顯著特點:

1.其再生過程同樣由兩個耦合的CMOS反相器完成。在再生過程中,瞬間增大的電流給輸出節點充電,使再生過程變得很快速。

2.在該類比較器中,其輸入差分對的漏端都是直接連接在再生節點上,由于該電路只有一個極點,所以輸出電壓會更快的響應輸入電壓的變化。同時,由于輸出節點上有軌至軌的電壓改變,而該改變會通過寄生電容耦合到輸入節點,所以該結構的回踢噪聲很大。

總之,Class-AB型閂鎖比較器有速度快、高效的特點,但回踢噪聲較大。

(二)動態閂鎖比較器

雖然Class-AB型閂鎖比較器效率高,但其在復位相及再生完成后仍然消耗功耗。而動態閂鎖比較器,只有再生階段才有功率消耗。其典型結構如圖2所示。

圖2動態閂鎖比較器

當Vlatch為低電平時,晶體管M4a/M4b和M5a/M5b將輸出節點及差分對管(M1a/M1b)拉至VDD,M6關斷,整個電路無電流。當Vlatch為高電平時,復位管關斷;電流流過M6和差分對管。根據輸入電壓的不同,耦合反相器M2a/M3a和M2b/M3b中的一個,會獲取更多的電流,從而決定最終的輸出狀態。

再生完成后,一個輸出節點電壓將變為VDD;另一個輸出節點和差分對管的兩個漏端電壓都將變為0V。在這種情況下,整個電路沒有電流,從而使電路的功率效率達到最大值。

由于差分對管M1a/M1b的漏端有軌至軌的電壓變化,所以會產生大的回踢噪聲。不僅如此,在這種比較器結構中還有另外的回踢噪聲源存在:差分對管操作范圍的變化。在復位相,整個電路沒有電流流過,且差分對管M1a/M1b關閉。在再生相的開始階段,電流開始流過M1a/M1b,其VDS很大,晶體管處于飽和狀態;當其漏端電壓變為0時,它們進入三極管區。操作區域的改變伴隨著其柵電壓的改變,所以會相應的引起其輸入電壓的改變。

三、改進的閂鎖比較器

如圖3所示為改進后的閂鎖比較器結構,其由預放大輸入對管M7/M7'和M8/M8'和主比較器結構所組成,在主比較器前面增加預放大輸入對管有兩個方面的作用:一是應用于piplelined ADC中時,可以直接四端輸入,而不需要采樣電容,這樣大大減小了ADC的面積;二是更大程度上減小回踢噪聲。

圖3改進的閂鎖比較器

在復位周期,clk和clk'均為高電平(其中clk'要比clk晚關斷幾百皮秒),輸入差分對管MP1和MP2將差分輸入電壓Vid(Vid=Vip-Vin)轉換成差分電流饋送到CMOS動態閂鎖的兩個輸入端,傳輸門MN1和MN2導通將差分電流傳輸到動態閂鎖的兩個輸出端A和B,MN5導通使得差分電流從MN5上流過,故流過MN3和MN4的電流相等,因此NMOS觸發器狀態不能翻轉。由于MN5導通電阻的影響節點A和B之間存在一定的電壓差。MP5關斷,沒有電流流過PMOS觸發器,因此MP3和MP4關斷。

當clk'變為低電平時,進入比較周期,MN5關斷,MN3和MN4形成正反饋的連接,因此NMOS觸發器首先開始再生。MP5導通,MP3和MP4隨之導通,電流從PMOS觸發器流向NMOS觸發器,過幾百個皮秒后PMOS觸發器開始再生進一步加快整個了再生速度,由于再生過程是一個強正反饋的過程,這個電壓差被迅速放大直到等于電源電壓。假設復位周期Vip小于Vin,則差分電流從A點流向B點,由于MN5導通電阻的影響,故復位周期A點的電壓比B點的電壓高,在比較周期,由于正反饋作用,最終A點的電壓不斷升高直到電源電壓,而B點的電壓不斷下降直到地電位,相應地輸出Vout+鎖存為低電平,輸出Vout-鎖存為高電平;反之,則Vout+為高電平,Vout-為低電平。在比較周期MN1和MN2關斷將次級輸入對管與動態閂鎖的輸出相隔離減小了回踢噪聲,而兩個次級輸入對管又接前級預放大電路,所以對輸入信號(Vin+、Vin-、Vref-、Vref+)的回踢噪聲更小。

比較器的再生時常數如下式:

其中DC是節點A或B處總的寄生電容,gm,NFF和gm,PFF分別表示NMOS和PMOS觸發器開始再生時的跨導。因此為了獲得最高的工作速度,應盡量減小DC而增大分母項,因此,設計中兩個觸發器中的MOS管取工藝允許的最小溝道長度。再生時MP3和MN3、MP4和MN4相當于兩個交叉耦合的倒相器,為了使其上升延時和下降延時近似相等,通常使PMOS管的寬長比與NMOS管的寬長比的比值等于NMOS管載流子遷移率與PMOS管載流子遷移率的比值。通過模擬優化這兩對PMOS管的寬長比與NMOS管的寬長比的比值取3倍。

四、電路模擬和仿真結果

本設計的比較器主要應用于流水線ADC中,流水線ADC的差分輸入電壓分別為:Vin+(0.5V～1.5V)、Vin-(1.5V～0.5V)。由兩個比較器構成的子ADC滿足下述關系式:

所以該比較器的比較電壓分別為+0.25V和-0.25V。將本設計采用0.18μm

CMOS 1P6M工藝進行實現,時鐘clk的頻率為50MHz,其仿真結果如圖4～6所示,仿真結果顯示該比較器可最高工作于200MHz的時鐘頻率下;在時鐘頻率為50MHz時,其負端比較電平誤差為1.994mV,正端為1.576mV,工作電流150uA,消耗功率為270uW,其在開關動作期間的回踢噪聲小于0.2mV:

圖4負端比較電平誤差為1.994mV

圖5正端比較電平誤差為1.576mV

圖6時鐘高低電平(即開關動作)瞬時回踢噪聲

五、結論

本設計首先對現有幾種閂鎖比較器結構進行分析和比較,提出了一種改進的閂鎖比較器結構,通過對該結構分析和優化,使該比較器的回踢噪聲大大的減小。該電路仿真結果表明其回踢噪聲引起的輸入電壓抖動小于0.2mV,輸入敏感電壓誤差小于2mV,最高工作頻率可達200MHz,50MHz工作頻率下其功耗僅為270uW。

參考文獻:

[1]B.Nauta and A.Venes,“A 70-MS/s 110-mW 8-b CMOS folding and interpolating A/D converter,”IEEE J.Solid-State Circuits,vol.30,no.

12,pp.13021308,Dec.1995.

[2]P.Amaral,J.Goes,N.Paulino,and A.Steiger-Gar??o,“An improved low-voltage low-power CMOS comparator to be used in high-speed pipeline ADCs,”in Proc.IEEE Int.Symp.Circuits Syst.,May 2002,vol.5,pp.141144.

[3]T.Kobayashi,K.Nogami,T.Shirotori,and Y.Fujimoto,“A current controlled latch sense amplifier and a static power-saving input buffer for low-power architecture,”IEEE J.Solid-State Circuits,vol.28,no.4,pp.523527,Apr.1993.

[4]B.Razavi,principles of Data Conversion System.New York:IEEE Press,1995.

[5]H.Kimura,A.Matsuzawa,T.Nakamura,and S.Sawada,”A 10-bit 300-MHZ interpolater-parallel A/D converter,”IEEE J.Solid-State Circuits,vol.28,no.4,pp.438-446,Apr.1993.

[6]H.Lee,”A 12-B 600ks/s digitally self-calibrater pipelined algorithmic ADC,”IEEE J.Solid-State Circuit,vol.29,no4,pp.509-515,Apr,1994.