電子裝置的可靠性設計

摘要：論述了如何正確選擇電子元器件和正確使用電子元器件對電子裝量可靠性的影響，同時也論述了正確布線提高系統可靠性問題及電子裝置箱體設計應考慮的問題。

關鍵詞：電子元器件 電子裝置 可靠性設計

中國分類號：TP302.7 文獻標識碼：A 文章編號：1002-2422(2010)02-0057-04

1 電子元器件的正確選擇

(1)對電子元器件的選擇的原則之一，電子元器件的技術性能、質量、使用條件等在滿足產品要求情況下；要優先選用經實踐證明質量穩定、可靠性高的標準元器件，應最大限度的壓縮元器件的品種、規格，生產廠。

(2)對電子元器件的選擇的原則之二，根據電子元器件質量等級與質量系數選用，國軍標GJB／Z299B《電子設備可靠性預計手冊》列出了各類電子元器件。根據不同級別的標準和質量認證所對應的可靠性質量等級及質量系數，質量系數越大表示器件的失效率越高，可靠性水平越低。美國的各類電子元器件的質量等級和質量系數可以查閱美國軍用手冊MIL-HDBK-217F《電子設備可靠性預計》。

(3)對電子元器件的選擇的原則之三，采用元器件計數法預計裝置的平均故障間隔時間，通過對使用不同質量等級的元器件的裝置的MTBF進行比較，分析對可靠性影響的大小，最后，正確選擇電子元器件。

2 元器件的正確使用

(1)簡化設計。

①多個通道共用一個電路或器件。

②在邏輯電路的設計中，簡化設計的重點應該放在減少邏輯器件的數目，其次是減少門電路或輸入端的數目。

③多采用標準化、系列化的元器件，少采用特殊的或未經定型元器件。

④能用軟件完成的功能，不要用硬件實現。

⑤能用數字電路實現的功能，不要用模擬電路完成。

⑥在保證實現規定功能指標的前提下，多采用集成電路，少采用分立器件，多采用較大規模的集成電路，少采用較小規模的集成電路。提高集成度可以減少元器件之間的連線、接點以及封裝的數目，而這些連接點的可靠性常常是造成電路失效的主要原因。

(2)低功耗設計。可以從兩方面著手，一盡量采用低功耗器件，如在滿足工作速度的情況下，盡量采用CMOS電路。而不用TTL電路：二在完成規定功能的前提下，盡量簡化邏輯電路，并更多的讓軟件來完成硬件的功能，以減少整機硬件的數量。

(3)保護電路設計。在電路設計中，根據具體情況設計必要的保護電路。如在電路的信號輸入端設計靜電保護電路，在電源輸入端設計浪涌干擾抑制電路，在高頻高速電路中加入噪聲抑制或吸收網絡。具體保護電路的形式根據具體情況考慮。

(4)電路的重點設計。常常有這樣的情況，某個元器件的參數退化嚴重，但對電路性能的影響甚微；而另一個元器件稍有變化，就對電路性能產生顯著影響。這是因為一個元器件對于電路可靠性的影響不僅取決于該元器件自身的質量，而且取決于該元器件在電路中關鍵作用。因此，在電路設計中應對電路性能影響顯著的關鍵元器件或子電路。進行重點設計。

(5)基于元器件的穩定參數和典型特性進行設計。對于那些由于工藝離散性以及隨時間、溫度和其它環境應力而變化的不太穩定的性能參數，設計時應給予更為寬容的限制。對于那些不確定的無法控制的性能參數，設計時不宜采納，有典型應用電路時，應盡可能使用。

(6)塊設計。在系統分割時，應注意電路功能和結構的均衡性，這樣對提高裝置可靠性有利。這主要體現在兩個方面：一是每塊電路的功能應相對完整，盡量減少各個電路之間的聯接，以削弱互連對電路可靠性的影響；二是各個電路所含元器件的數量不要過于集中帶來的不可靠因素，同時也方便了裝配工藝設計。

(7)冗余設計和降額設計。冗余設計也稱余度設計，是在系統或設備中的關鍵電路部位，設計一種以上的功能通道，當一個功能通道發生故障時，可用另一個通道代替，從而可使局部故障不影響整個裝置的正常工作。對采用那種冗余方式(主動冗余，備用冗余，功能冗余)也要考慮。

(8)常用集成電路的應用設計規則。在電路設計時，除了以上所述的通用設計原則之外，還要根據所用器件的具體情況，采用不同的設計規則。下面給出用幾種常用集成電路進行電路設計時應該遵循的一些規則。

TIL電路應用設計規則：

①電源，穩定性應保持在±5％之內；紋波系數應小于5％：電源初級應有射頻旁路。

②去耦，每使用8塊TTL電路就應當用一個0.01-0.1uF的射頻電容器對電源電壓進行去耦。去耦電容的位置應盡可能地靠近集成電路，二者之間的距離應在15cm之內。每塊印制電路板也應用一只容量更大些的低電感電容器對電源進行去耦。

③輸入信號。輸入信號的脈沖寬度應長于傳播延遲時間，以免出現反射噪聲。

④要求邏輯“0”輸出的器件，其不使用的輸入端應將其接地或與同一門電路的在用輸端相連。

⑤要求邏輯“1”輸出的器件，其不使用的輸入端應連接到一個大于2.7V的電壓上。為不增加傳輸延遲時間和噪聲敏感度，所接電壓不要超過該電路的電壓最大額定值5.5V。

⑥不使用的器件，其所有的輸入端都應按照使功耗最低的方法連接。

⑦在使用低功耗肖特基TTL電路時，應保證其輸入端不出現負電壓，以免電流流入輸入箝位二極管。

⑧時鐘脈沖的上升時間和下降時間應盡可能的短，以便提高電路的抗干擾能力。

⑨通常時鐘脈沖處于高態時，觸發器的數據不應改變。

⑩擴展器應盡可能地靠近被擴展的門，擴展器的節點上不能有容性負載。

(11)在長信號線的接收端應接一個500－1k的上拉電阻，以便增加噪聲容限和縮短上升時間。

(12)集電極開路器件的輸出負載應連接到小于等于最大額定值的電壓上，所有其它器件的輸出負載應連接到VCC上。

(13)長信號線應該由專門為其設計的電路驅動，如線驅動器、緩沖器等。

(14)從線驅動器到接收電路的信號回路線應是連續的，應采用特性阻抗約為100的同軸線或雙扭線。

(15)某些TTL電路具有集電極開路輸出端，允許將幾個電路的開集電極輸出端連接在一起，以實現“線與”功能。但應在該輸出端加一個上拉電阻，以便提供足夠的驅動信號和提高抗干擾能力，上拉電阻的阻值應根據該電路的出力來確定。

CMOS電路應用設計規則：

①電源，穩定性應保持在5％之內：紋波系數應小于5％；電源初級應有射頻旁路。

②如果CMOS電路自身和其輸入信號源使用不同的電源，則開機時應首先接通CMOS電源，然后接通信號源，關機時應該首先關閉信號源，然后關閉CMOS電源。

③輸入信號，輸入信號電壓的幅度應限制在CMOS電路電源電壓范圍之內，以免引發閂鎖；多余的輸入端在任何情況下都不得懸空，應適當的連接到CMOS電路的電壓正端或負端上。

④當CMOS電路由TTL電路驅動時，應該在CMOS電路的輸入端與VCC之間連一個上拉電阻。

⑤在非穩態和單穩態多諧振蕩器等應用中，允許CMOS電路有一定的輸入電流(通過保護二極管)，但應在其輸入加接一只串聯電阻，將輸入電流限制在微安級的水平上。

⑥輸出信號和輸出電壓幅度應限制在CMOS電路電源電壓范圍之內，以免引發閂鎖。

⑦長信號線應該由專門為其設計的電路驅動，如線驅動器、緩沖器等。

⑧應避免在CMOS電流的輸出端接大于500pF的電容負載。

⑨CMOS電路的扇出應根據其輸出容性負載量來確定。

⑩并聯應用，除三態輸出門外，有源上拉門不得并聯連接。只有一種情況例外，即并聯門的所有輸入端均并聯在一起，而且這些門電路封裝在同一外殼內。

3 可靠性預計

為了驗證可靠性設計的效果，根據系統可靠性的要求，電路設計完成后，可對關鍵電路的失效率進行預計，預計所依據的模型和方法見國軍標GJB299《電子設備可靠性預計手冊》。

4 正確布線

4，1正確布線之一電磁兼容性設計

(1)采用正確的布線之策略。具體做法是印制板的一面橫向布線，另一面縱向布線，然后在交叉孔處用金屬化孔相連。為了抑制印制板導線之間的串擾，在設計布線時應盡量避免長距離的平等走線，盡可能拉開線與線之間的距離，信號線與地線及電源線盡可能不交叉。在一些對干擾十分敏感的信號線之間設置一根接地的印制線，可以有效地抑制串擾。

(2)選擇合理的導線寬度。印制導線的電感量與其長度成正比，與其寬度成反比，因而短而精的導線對抑制干擾是有利的。時鐘引線、行驅動器或總線驅動器的信號線常常載有大的瞬變電流，印制導線要盡可能地短。對于分立元件電路，印制導線寬度在1.5mm左右時，即可完全滿足要求：對于集成電路，印制導線寬度可在0.2－1.0mm之間選擇。

(3)為了抑制高頻信號通過印制導線時產生的電磁輻射，在印制電路板布線時，還應注意以下幾點：

①盡量減少印制導線的不連續性，禁止環狀走線等。

②時鐘信號引線最容易產生電磁輻射干擾，走線時應與地線回路相靠近，不要在長距離內與信號線并行。

⑧總線驅動器應緊挨其欲驅動的總線。對于那些離開印制電路板的引線，驅動器應緊挨著連接器。

④數據總線的布線應每兩根信號線之間夾一根信號地線。最好是緊挨著最不重要的地址引線放置地回路，因為后者常載有高頻電流。

⑤在印制板布置高速、中速和低速邏輯電路時，應注意器件排列方式。

(4)抑制反射干擾

為了抑制出現在印制線條終端的反射干擾，除了特殊需要之外，應盡可能縮短印制線的長度和采用慢速電路。必要時可加終端匹配，即在傳輸線的末端對地和電源端各加接一個相同阻值的匹配電阻。

4，2正確布線之二去耦電容配置

(1)電源輸入端跨接一個10-100uF的電解電容器，如果印制電路板的位置允許，采用100uF以上的電解電容器的抗干擾效果會更好。

(2)為每個集成電路芯片配置一個0.01uF的陶瓷電容器。如遇到印制電路板空間小而裝不下時，可每4－10個芯片配置一個1-10uF鉭電解電容器，這種器件的高頻阻抗特別小，在500kHz-20MHz范圍內阻抗小于1，而且漏電流很小。

(3)對于噪聲能力弱、關斷時電流變化大的器件和ROM、RAM等存儲型器件，應在芯片的電源線和地線間直接接入去耦電容。

(4)去耦電容的引線不能過長，特別是高頻旁路電容不能帶引線。

4，3正確布線之三接地設計

(1)正確選擇單點接地與多點接地。在低頻電路中，信號的工作頻率小于1MHz，布線和器件間的電感影響較小，而接地電路形成的環流對干擾影響較大，因而應采用一點接地。當信號工作頻率大于10MHz時，地線阻抗變得很大，此時應盡量降低地線阻抗，應采用就近多點接地。當工作頻率在1-10MHz時，如果采用一點接地，其地線長度不應超過波長的1/20，否則應采用多點接地法。

(2)將數字電路與模擬電路分開。電路板上既有高速邏輯電路，又有線性電路，應盡量分開，而兩者的地線不要相混，分別與電源端地線相連。要盡量加大線性電路的接地面積。

(3)盡量加粗接地線。若接地線很細，接地電位則隨電流的變化而變化，致使電子設備的定時信號電平不穩，抗噪聲性能變壞。因此應將接地線盡量加粗，應能通過三倍于印制電路板的允許電流。

(4)將接地線構成閉環路。印制電路板上有很多集成電路元件，尤其遇有耗電多的元件時，因受接地線粗細的限制，會在地結上產生較大的電位差，引起抗噪聲能力下降，若將接地構成環路，則會縮小電位差值，提高電子設備的抗噪聲能力。

4，4正確布線之四熱設計

(1)對于采用自由對流空氣冷卻方式的設備，最好是將集成電路按縱長方式排列，對于采用強制空氣冷卻的設備，則應按橫長方式配置。

(2)同一塊印制板上的元器件應盡可能按其發熱量大小及耐熱程度分區排列，發熱量小或耐熱性差的元器件放在冷卻氣流的最上游，發熱量大或耐熱性好的元器件放在冷卻氣流的最下游。

(3)在水平方向上，大功率器件盡量靠近印制板邊沿布置，以便縮短傳熱途徑；在垂直方向上，大功率器件盡量靠近印制板上方布置，以便減少這些器件工作時對其它元器件溫度的影響。

(4)溫度敏感器件最好安置在溫度最低的區域，千萬不要將它放在發熱元器件的正上方，多個器件最好是在水平面上交錯布局。

5 機體的設計

(1)對于用于電磁屏蔽的機箱材料的電導率、磁通率越高，屏蔽效果越好。

(2)材料的選用還受到強度、重量、散熱性、工藝性等因素的制約。當屏蔽效果不太好時，可考慮對其進行表面處理。在屏蔽機體設計時，應使機體有足夠的厚度以增大磁路橫切面積，增加屏蔽效果；同時在垂直于磁通方向不能開口，以免增大磁阻。

(3)機體要良好接地。機體接地有二個重要作用：一是接地能使屏蔽具有較好效果，二是消除靜電影響。

6 環境條件強制

在使用環境復雜情況下，可以考慮強制冷卻，加溫，恒溫，防振等。

7 結束語

可靠性設計是技術進步的必然趨勢，應該及早推廣這一方法，以取得更好的經濟與社會效益。