高精度Sigma-delta調制器系統設計和仿真

摘要:提出了一種基于MATLAB/SIMULINK sigma-delta(Σ#8710;)調制器系統設計與仿真的方法。該方法首先根據設計目標確定調制器的階數、過采樣率和內嵌量化器位數，優化調制器噪聲傳輸函數NTF的零極點，調整調制器的結構系數，得到性能優化的調制器系統結構;然后通過分析調制器非理想因素，對非理想情況下的調制器基于SIMULINK進行行為級建模與仿真;最后得到調制器子模塊電路參數。調制器電路級仿真結果表明由該方法得到模塊參數能夠有效、可靠的指導調制器的電路設計。

關鍵詞:sigma-delta調制器;系統設計;行為仿真;非理想性

中國分類號:文獻標志碼:A

Systematic Design and Simulation of a High Resolution Sigma-delta Modulator

Shi Li-Chun1，2， YANG Yin-tang1， WU Xiao-feng1， LI-Di1， DING Ruixue1

(1. School of Microelectronics， Xidian University， Key Laboratory of Wide Band-Gap Semiconductor Materials and Devices of Ministry of Education， Xi’an 710071， China; Xi’an Communication Institute， Xi’an， 710106， China)

Abstract: Based on MATLAB/SIMULINK， this paper introduced a method of the systematic design and behavioral simulation of the sigma-delta modulator. Through the method， firstly，a performance-optimized modulator structure can be found by defining the order， OSR and the bit number of the inserted quantizer ， optimizing the NTF zeros and scaling the structure coefficients of the modulator. Then the non-ideal modulator is modeled and simulated based on SIMULINK through the analysis of the modulator non-ideality， and the modulator sub-circuits performance is acquired finally. The simulation result of the modulator circuit designed under the guidance of the acquired sub-circuits performance shows that the acquired sub-circuits performance can guide the modulator circuit design effectively and reliably.

Key words: sigma-delta modulator; systematic design; behavioral simulation; non-ideality

Sigma-delta ADC主要由前端sigma-delta調制器和后端數字抽取濾波器兩部分組成。調制器利用過采樣技術和噪聲整形技術[1-2]降低了轉換器模擬電路的設計要求;數字抽取濾波器[3]可以充分利用高速發展的數字集成電路技術，所以Sigma-delta ADC與現代標準CMOS工藝特別兼容[4]，是實現中低速高精模數轉換器的首要選擇，從而在從低頻[5]和音頻[6]乃至中頻[7]和數字錄像[8]的多領域內得到廣泛應用。

今天隨著微電子技術的飛速發展，集成電路的集成度和復雜度都得到了極大地提高。早先的由下到上(bottom-up)的集成電路設計方法對越來越復雜系統不再適用，必須采用由上向下(top-down)的設計方法。在設計前期必須進行系統級設計和仿真，確立滿足系統性能要求的各子模塊電路的性能參數，用來指導后期子模塊電路的設計，才能夠保證設計任務更快更好的完成[9]。Sigma-delta轉換器的轉換精度主要由模擬部分即sigma-delta調制器決定，目前sigma-delta調制器方面系統級和行為級模擬器有很多[10-11]，但它們大都各自從調制器結構、系數和調制器非理想型兩個方面分別對sigma-delta調制器進行了研究。本文綜合考慮結構、系數，非理想性多方面因素在MATLAB/SIMULIK環境下對開關電容(switch-capacitor， SC)sigma-delta調制器進行系統設計與行為仿真。本文根據設計目標，通過確定調制器結構，優化調制器系數，考慮模塊的非理想型因素影響，最后得到滿足調制器設計要求、經優化的各子模塊電路參數指標。根據所確定的各子模塊電路的性能指標完成調制器電路，晶體管級仿真結果說明本文完成的調制器系統設計和行為仿真能夠有效、可靠的指導調制器的電路設計。

1 Sigma-delta調制器設計

本文設計的高精度Sigma-delta調制器用于立體聲數字音頻模數轉換器，設計指標為:信號帶寬24kHz，信噪比(signal-to-noise ratio; SNR)120dB，相當于20位精度。以此設計為例，給出Sigma-delta調制器系統設計與行為仿真的方法和步驟。

1.1 Sigma-delta調制器系統結構和系數的設計

第一步:根據設計指標結合調制器各種結構的特點，確定調制器的階數、過采樣率、內嵌量化器位數、以及調制器采用單環結構還是級聯結構。

在認為噪聲只包括量化噪聲，不考慮實際電路各種限制因素的理想情況下，一個階數為L、過采樣率為M、內嵌量化器位數為N的調制器，信號量化噪聲比(signal-to-quantization-noise ratio; SQNR)可以用分貝(dB)表示為:

(1)

由公式(1)可以看到，調制器的階數越高、過采樣率越大、量化器位數越多，調制器的信噪比越大，精度越高。當L、N不變時，過采樣率M每提高一倍，SQNR提高6.02×(L+0.5)dB，相當于精度提高L+0.5位;當L、M不變時N每增加1位，SQNR提高6.02dB，精度提高1位。由于實際電路和工藝的限制，調制器的階數、過采樣率和量化器位數不可能無限制的提高。目前文獻中實現的調制器電路，一般階數為1到6階、過采樣率8到512(過采樣率通常取2的整數次方，方便后端數字抽取濾波器的實現)，內部量化器位數1到5位。

調制器有單環和級聯兩種結構。單環結構又可分為一階、二階和多階(包括三階和三階以上)結構:一階和二階調制器結構非常成熟，且保持絕對的穩定，不足之處是噪聲整形效果差，要實現高精度得采用高的過采樣率和多位量化;單環多階調制器能夠在過采樣不高的情況下實現較大的信噪比，但其穩定性差，模擬電路部分相對較復雜，功耗較大。級聯結構是利用絕對穩定的一階、二階或者穩定的三階單環調制器結構進行級聯實現穩定的高階調制器，它需要噪聲補償電路來消除前級量化噪聲，并且各級之間系數的偏差會導致噪聲泄露，因此對電路的非理想性比較敏感。多位調制器是指采用多位內嵌量化器代替1位內嵌量化器，它的優點是在相同的條件下實現高分辨率，并且能增加單環高階結構的穩定性，其缺點是調制器中DAC的非線性是限制調制器性能的重要因素，需要數字校正或者動態匹配電路來增加DAC的線形度。

為了實現SNR達到120dB的設計目標，考慮到實際電路的非理想性，以及電路中其它噪聲源的存在[11-12]，系統設計必須選擇比SNR指標要求更高的SQNR指標，才能使電路SNR性能達到要求。本設計SQNR指標定為130dB，這樣量化噪聲基本可以被忽略，同時也提供了一定的設計余量。根據公式(1)來確定調制器的階數、過采樣率和內嵌量化器位數，理論上有多種不同的M、L和N的組合[2]可以實現確定的SQNR。根據通?？蓪崿F調制器的階數、過采樣率和量化器位數實際范圍，以下組合:L=2、M=256、N=4，SNQR=133;L=3、M=128、N=2，SNQR=134;L=3、M=64、N=5，SNQR=130;L=4、M=64、N=1，SNQR=134;L=4、M=32、N=4，SNQR=131;L=5、M=64、N=1，SNQR=161;L=5、M=32、N=4，SNQR=131，可以滿足SQNR要求。本文設計的調制器應用于音頻領域，信號帶寬小，可以采用比較高的過采樣率;為了保證調制器穩定，同時為了使電路實現盡量簡單，結合以上分析的各結構特點，選擇絕對穩定的單環二階結構;最后確定L=2、M=256、N=4組合，SQNR可達133dB。

第二步:確定調制器噪聲傳輸函數。

對于內嵌單量化器的sigma-delta調制器可以看作由一個環路濾波器后接一個量化器構成，線形模型如圖1所示，

圖1. 單量化器sigma-delta調制器通用結構

Fig.1 General structure of a single-quantizer Σ#8710; modulator

調制器的系統特性可以用傳輸函數表示為

(2)

公式中V(Z)，U(Z)，E(Z)分別為調制器輸出、輸入和量化噪聲的Z變換，相應的信號傳輸函數STF和噪聲傳輸函數NTF分別為

(3)

由圖1可以看到，只要確定了信號傳輸函數和噪聲傳輸函數就可以確定環路濾波器傳輸函數，近而實現調制器的拓撲結構。

理想情況下，調制器的信號傳輸函數為1，對信號是全通的;噪聲傳輸函數為 ，對噪聲進行壓縮整形。實際設計中，信號傳輸函數只要保證是一個最大平坦度的全通函數，就能使調制器對信號全通;而噪聲傳輸函數的設計，即要保證調制器的穩定性又要使噪聲最小化。因此調制器系統設計的重點是噪聲傳輸函數的設計。

調制器基帶(信號帶寬)內量化噪聲特性主要取決于噪聲傳輸函數的零點分布，調制器穩定性則決定于噪聲傳輸函數的極點。因此噪聲傳輸函數設計就是噪聲傳輸函數零極點的設計[12-13]。傳統的噪聲傳輸函數 的零點都在 處，不能對基帶內的噪聲進行最有效的壓縮。因此要通過優化零點的位置使系統對量化噪聲進行更好的整形，從而進一步提高調制器的SQNR，如表1[2]所示。噪聲傳輸函數的極點采用全極點最平法[16]進行設計，由公式(3)可以看到STF和NTF的極點是相同的，因此用該方法設計噪聲傳輸函數極點時，可以使信號傳輸函數的全通性同時得到滿足。

根據得到的噪聲傳輸函數的零極點可以得到噪聲傳輸函數 ，接下來要利用NTF來考慮調制器的穩定性。一位量化調制器根據李氏準則[13-14]，多位量化調制器利用Kenney提出的準則[15]，來判斷調制器的穩定性是否達到要求。當調制器的穩定性不滿足要求時，需要調整NTF極點從 處向遠離該點的方向移動，從而提高調制器的穩定性。

本文經零極點優化設計的二階穩定調制器NTF的零極點和系統傳輸函數STF和NTF如圖2所示，可以看到在基帶fB內信號全通，噪聲被最大壓縮。

圖2.優化的二階調制器(a)零極點圖(b)NTF和STF的幅度

Fig.2 Optimal second-order modulator

(a) pole-zero plot， (b) magnitude of the NTF and STF.

第三步:調制器拓撲結構的實現和動態范圍的縮放。

確定了噪聲傳輸函數和信號傳輸函數，接下來就要用特定拓撲結構的調制器實現這一傳輸函數，即根據所采用的調制器拓撲結構確定調制器中相應的系數。一般來說能實現傳輸函數的拓撲結構都可以選擇，結果并不是唯一的，但CIFB， CRFB， CIFF， CRFF是最常運用四種基本拓撲結構[2][9]。在這我們選取能增加調制器穩定性和動態范圍的低通CIFB結構，調制器拓撲結構如圖3所示。

調制器的拓撲結構確定后，必須檢驗該結構的每個積分器的輸出結果是否和實際電路一致。因為上述設計的調制器每個積分器的輸出結果不受限制，可以是任意值。但電路實現的積分器的輸出由于受實際電路電源電壓以及運放動態范圍的限制，是有限的。因此必須將積分的輸出限制在實際電路確定的范圍內，防止調制器過載情況發生。

利用[10]在MATLAB軟件中將調制器拓撲結構轉換為狀態方程形式(如4[1]式，其中A，B，C，D為狀態距陣， 調制器的狀態變量和量化器的輸入， 調制器的輸入輸出)，用調制器的狀態方程在MATLAB環境下進行仿真，檢驗狀態變量(即積分器的輸出)是否滿足實際電路積分器輸

(4)

出的動態范圍。當狀態變量超出時，根據兩者的比例關系對調制器拓撲結構的系數進行縮放，這樣可以得到能夠用實際電路正確實現并且穩定的調制器結構。

表2是動態范圍縮放前后的調制器系數，仿真時輸入信號采用幅度為-1dBFS頻率為15kHz正弦信號，動態范圍縮放后調制器仿真結果如圖4所示，系統設計得到的調制器SNQR達到133dB，性能與第一步設計分析結果相符。

1.2 非理想情況下調制器行為仿真和模塊參數設計

通過調制器的系統級設計，得到了調制器的結構。為使調制器的結構能估測實現電路達到的性能，起到對各模塊電路的設計指導作用，并最終使實現該調制器的芯片級電路達到設計目標，需要在系統設計時考慮電路的實際情況對調制器性能的影響。通過綜合考慮各因素對調制器性能的影響程度，得到使調制器性能優化的各模塊參數指標。由此指導調制器模塊電路的設計，這樣既避免了由于某些模塊指標低導致調制器性能不達標的現象又避免了因某些模塊指標不必要的高使得設計復雜、難度增加的問題，從而更快更好地完成設計任務。

通常，在一個標準的開關電容型sigma-delta調制器，除了量化噪聲外，還有實際電路的非理想因素會導致調制器性能下降。這些非理想因素可以概括為:時鐘抖動，積分器噪聲(包括積分器采樣電容的熱噪聲和放大器的噪聲)，積分器的非理想性(即指積分器中放大器的有限的直流增益，有限的增益帶寬，還有轉換速率和飽和電壓的限制等)，此外還有DAC和ADC中比較器等模塊的非理想性[1][2][11]，這些非理想因素在系統設計時必須加以考慮。

開關電容(SC)電路在每個時鐘周期內實現采樣電容與積分電容之間的電荷轉移。采樣時鐘抖動會導致調制器對信號不均勻采樣，其結果是提高了整個量化噪聲的功率。

熱噪聲和運算放大器噪聲是影響開關電容型sigma-delta調制器性能的重要噪聲源。

由于運放的非理想因素使得SC積分電荷的不完全轉移造成實際模擬電路實現積分器時往往會偏離積分器的理想特性。對積分器影響最大的運算放大器非理想性，包括有限的直流(DC)增益和帶寬(BW)，轉換速率(SR)和飽和電壓的限制等[11-12]。

當調制器內的量化器為多位量化器時，ADC中比較器的精度和失調，以及反饋回路中多位D/A非線性問題，會使調制器輸出產生諧波分量。

借助文獻[11]提供的方法對上述非理想性因素在MATLAB/SIMULINK進行建模，在SIMULINK環境下建立包含非理想因素的調制器行為級模型，并進行仿真。本設計的非理想性模型如圖5所示，

考慮了時鐘抖動(Jittered Sine模型)、電容的熱噪聲(KT/C noise模型)、運放的噪聲(op Noise模型)和非理想積分器(REAL Integrator模型)，由于二級積分器的非理想因素和輸入噪聲被一級積分器壓縮，對調制器性能影響小，所以二級積分器用理想積分器代替。采用與上節相同的輸入信號，改變模型中各非理想因素的大小，重復進行大量仿真，確定各參數對調制器性能影響的程度，得到使調制器性能達125dB(為電路級實現留有一定的余量)的各模塊所需達到的參數指標要求，如表3所示。這時，考慮了非理想性的調制器行為級仿真結果如圖6所示，SQDR達到125.1dB。

2結果分析與討論

根據上述參數指標，在Candence環境下采用5V電源電壓0.5um charted工藝設計調制器各模塊電路，其中運放采用折疊式共源共柵機構，積分器用開關電容技術實現，量化器利用4位快閃ADC實現，反饋DAC采用開關電容陣列實現。同樣利用幅度為-1dBFS頻率為15kHz的差分正弦輸入信號，對調制器進行晶體管級仿真，得到仿真結果如圖7所示。

晶體管級調制器仿真結果很接近考慮非理想情況下的仿真結果，這說明系統設計是有效的，對調制器非理想性的考慮是充分的;同時還表明根據非理想情況確定的調制器各子模塊參數指標是可靠的，對電路級調制器設計具有指導作用。

3結論

本文完成了一個約20位精度，24kHz信號帶寬的高精度音頻sigma-delta調制器的系統設計，進行了考慮非理想因素的行為級仿真，確定了能夠達到系統設計指標要求的各個實際電路模塊所要滿足的性能參數。比較仿真結果說明，該設計方法能夠有效指導電路設計，減少電路設計的工作量、縮短設計時間。本設計過程可以應用于其他設計指標的調制器設計。

參考文獻

[1]CANDY J C， TEMES G C. Oversampling delta-sigma data converters theory， design and simulation[M]. Piscataway， NJ: IEEE Press， 1992.

[2]SCHREIER R， TEMES G C. Understanding delta-sigma data converters[M]. Piscataway， NJ: IEEE Press， 2005.

[3]曾健平，孫凡博，葉英，謝海情，章兢.高階∑△ADC的抽取濾波器的設計[J].湖南大學學報(自然科學版)，2009，36(3):36-39.

ZENG Jian-ping， SUN Fan-bo， YE Ying， XIE Hai-qing， ZHANG Jin. Design of a Decimation Filter Used in ∑△ ADC[J]. Journal of Hunan University (Natural Sciences)，2009，36(3):36–39. (In Chinese)

[4]BULT K. Analog design in sub-submicron CMOS(C). Proc. Eur. Solid-State Circuits Conf. Broadcom Netherlands B V， Sept， 2000， 126-132.

[5]PERELMAN Y， GINOSAR R. A low-light-level sensor for medical diagnostic applications[J]. IEEE J. Solid-State Circuits， 2001， 36(10): 1553-1558.

[6]COBAN A L， Allen P E. A 1.5V 1.0mW audio #8710;Σmodulator with 98 dB dynamic range[C]， Solid-State Circuits Conference， 1999. Digest of Technical Papers. ISSCC. 1999 IEEE International， 1999， 50–51.

[7]BREEMS L J， VAN DEN SWAN E J， HUIJSING J H. A 1.8 mW CMOS ΣΔmodulator with integrated mixer for A/D conversion of IF signals[J]， IEEE J. Solid-State Circuits， 2000， 35(4): 468–475.

[8]VLEUGELS K， RABII S， WOOLEY B A. A 2.5V broadband multi-bit Σ#8710; modulator with 95 dB dynamic range[C]. Solid-State Circuits Conference， 2001. Digest of Technical Papers. ISSCC. 2001 IEEE International， 2001， 50–51.

[9]RIZZI M. Efficiency of simulation tools in designing sigma–delta ADC[J]. AEU， 2006， 60(4): 290–298.

[10]SCHREIER R. Delta-Sigma Toolbox for Matlab. [Online]. Available: http://www.mathworks.com/matlabcentral/fileexchange/19.

[11]Malcovati P， Brigati S， Francesconi F， et al. Behavioral modeling of switched- capacitor sigma delta modulators[J]. IEEE Trans Circ and Syst I， 2003， 50 (3): 352-2364.

[12]Tapani Ritoniemi， Teppo Karema， Hannu Tenhunen. Design of stable high order 1-bit sigma-delta modulators[J]. IEEE Proc ISCAS'90， 1990， 4: 3267-3270.

[13]KIRK C H Chao， SHUJAAT Nadeem， WAI L Lee， et al. A higher order topology for interpolative modulator for oversampling A/D converter [J]. IEEE Trans Circuits and Sys， 1990， 37(3): 309-318.

[14]LEE W L. A novel higher order interpolative modulator topology for high resolution oversampling A/D converters [D]. MA: Massachusetts Institute of Technology， Cambridge， 1987.

[15]KENNEY J G， CARLEY L R. Design of multibit noise-shaping data converters[J]. Analog Int. Circuits Signal Processing Journal， 1993， 3(3):259-272.

[16]ORSWORTHY S R N， SCHREIER R， and TEMES G C， Delta-Sigma Data Coverters2[M]， IEEE Press， 1997.