一種縮短共享存儲(chǔ)訪問時(shí)延的優(yōu)化仲裁技術(shù)

摘 要：提出一種提高訪問性能的優(yōu)先級(jí)仲裁策略，按照不同類型的內(nèi)存訪問優(yōu)先級(jí)進(jìn)行分層仲裁，并通過隱藏bank預(yù)充電時(shí)延提高了內(nèi)存訪問效率。本方法應(yīng)用于網(wǎng)絡(luò)處理器（XDNP）的可配置SDRAM控制器的設(shè)計(jì)中，并在FPGA平臺(tái)上進(jìn)行了驗(yàn)證，結(jié)果表明，采用延時(shí)隱藏策略的SDRAM控制器性能提升最大可達(dá)40%以上，改善明顯。

關(guān)鍵詞：多處理器片上系統(tǒng)； 優(yōu)先級(jí)仲裁； 內(nèi)存訪問； 時(shí)延隱藏

中圖分類號(hào)：TP391

文獻(xiàn)標(biāo)志碼：A文章編號(hào)：10013695(2010)04139103doi:10.3969/j.issn.10013695.2010.04.050