四階鎖相跳頻源環路參數的準確設計與仿真

摘 要:鎖相跳頻源以其自身的性能優點，已經成為現代微波頻率源的主要設計方案。針對目前流行的電荷泵鎖相頻率合成器芯片，提出一種根據環路帶寬、相位裕量、鑒相頻率泄漏抑制度等環路參數推導出的三階環路濾波器準確設計方法，并給出了仿真流程。最后，用ADS軟件仿真了一個S波段的鎖相跳頻源，驗證了此方法的準確性。

關鍵詞:鎖相跳頻源;環路帶寬;相位裕量;環路濾波器;ADS

中圖分類號:TN742文獻標識碼:A

文章編號:1004-373X(2010)05-022-03

Accurate Design and Simulation of Loop Parameters of Four-order

Charge Pump PLL Frequency Hopping Source

YOU Fabao，WANG Dong

(Xi′an Electronic Engineering Research Institute，Xi′an，710100，China)

Abstract:The PLL frequency hopping source has been the main design scheme of modern microwave frequency source，because of its performance advantage.An accurate design method of three order loop filter with simulation procedure is clearly introduced to simplify design process based on loop bandwidth，phase margin and spur attenuation for current charge pump PLL frequency synthesizer chip.Using simulation tool ADS，a simulation of S-band frequency hopping source is used to verify the accuracy of this method.

Keywords:PLL frequency hopping source;loop bandwidth;phase margin;loop filter;ADS

0 引 言

鎖相(PLL)跳頻源的低雜散特性是直接數字頻率合成器(DDS)所無法比擬的一個優點。PLL跳頻源的主要設計工作就是正確選擇和設計環路濾波器，使跳頻源指標在相位噪聲、雜散抑制、跳頻速度和穩定性等方面合理兼顧，實現綜合性能最佳。目前，國內外已經發表了許多相關文獻，對各種環路濾波器的設計進行了系統的分析與討論。

由于有源環路濾波器與無源環路濾波器相比，不但增加相噪，復雜程度，還增加成本，故除了在特定必需的場合下，一般都用無源環路濾波器。通常大部分鎖相環采用二階低通濾波器，但是對于要求較高的鎖相環跳頻源選擇更高階的濾波器來進一步抑制頻譜雜散是必要的，但是階數的增加會使環路濾波器中元件參數值的確定更為復雜。

針對四階鎖相跳頻源三階環路濾波器的環路參數，進行了系統分析，提出了一種環路濾波器參數近似準確的設計方法，設計思路清晰，出發點明確，并且用ADS仿真了一個S波段的鎖相跳頻源驗證了此方法的準確性。

1 環路濾波器設計的基本原理

在鎖相環的設計中，一般根據輸出頻率范圍選擇合適的鎖相環芯片和壓控振蕩器，根據頻率步進確定分頻比N和鑒相頻率，綜合考慮鎖相環的鎖定速度、主要相位噪聲和雜散來源來確定濾波器的性能指標。

環路帶寬:它是環路參數設計中最關鍵的參數，一般說來，與VCO的相位噪聲、鎖定時間和分辨率成反比;與參考頻率、PFD/CP和LF相位噪聲成正比。環路帶寬越小，參考雜散越小，但跳頻速度越慢;環路帶寬越寬，跳頻速度越快，但參考雜散越大，因此，必須對這種矛盾進行折衷。一個可行的方法是:選擇環路帶寬充分滿足鎖定時間的要求，并保證足夠的相位裕量即可。在鎖定時間要求不嚴的情況下，將晶振噪聲與VCO噪聲交點處的頻率作為環路帶寬。

相位裕量:它與系統的穩定度有關，是環路濾波器設計的重要參數。相位裕量選擇得越低，系統越不穩定;相位裕量選擇得越大，系統越穩定，但系統的阻尼振蕩越小，即以增加鎖定時間為代價。因此，要考慮適合的相位裕量，一般說40°~50°為最佳相位裕量。仿真表明，在48°時鎖定最快，在50°時相位噪聲最佳。

雜散抑制度:主要是指對雜散的衰減，用于二階以上的環路濾波器的設計中，抑制度增大時，環路帶寬減小，因此要合理折衷，當仍然達不到要求時，可以考慮用更高階的環路濾波器。

在確定以上指標后，就可以進行濾波器的設計。

2 三階環路濾波器分析

三階環路濾波器如圖1所示。它是在二階濾波器后連接一個一階RC低通濾波器。由于電流型電荷泵鑒頻鑒相器作為該濾波器的輸入，使PLL成為三階二型環，其性能要優于電壓型鑒相器采用有源濾波器的理想二階環。其傳遞函數為:

F(s)=1+sT2sA0(1+sT1)(1+sT3)

=1+sT2s(A2s2+A1s+A0)

(1)

其中:

T2=R2C2(2)

A0=C1+C2+C3(3)

A1=A0(T3+T1)=

C2C3R2+C1C2R2+C1C3R3+C2C3R3(4)

A2=A0T3T1=C1C2C3R2R3(5)

相應的鎖相跳頻源的開環傳遞函數為:

H0(s)=KN1+sT2s2A0(1+sT1)(1+sT3)=

KN1+sT2s2(A2s2+A1s+A0)(6)

式中:K為環路總的增益;N為分頻比，在環路參數的設計中可以選擇最大和最小分頻比的幾何平均值。

圖1 三階無源環路濾波器

3 三階環路濾波器參數設計

3.1 T2，A0，A1，A2值的確定

根據開環單位增益帶寬ωp、相位冗余度φp，對鑒相頻率ωr泄漏的抑制度Atten(單位:dB)確定T2，A0，A1，A2的值[4]。

將s=jω代入式(6)得:

H0(jω)=-KN1+jωT2ω2A0(1+jωT1)(1+jωT3)(7)

根據相位裕量φp的定義:

φp=180°+atctan(ωpT2)-

atctan(ωpT1)-atctan(ωpT3)(8)

對式(8)求導，令dφp/dωp=0

0=T2(1+ω2pT21)(1+ω2pT23)-T2(1+ω2pT22)#8226;

(1+ω2pT23)-T3(1+ω2pT22)(1+ω2pT21)(9)

由于ω2pT1T31，略去高次項并引入修正因子γ得:

T2γω2p(T1+T3)(10)

γ數值的確定是一個設計、驗證、修正、再設計、再驗證的過程，在初次設計取1即可。

將式(10)代入式(8)得:

T1+T3sec(φp)-tan(φp)ωp(11)

選定濾波器對鑒相頻率ωr泄漏的抑制度為Atten(單位:dB)，由式(7)得:

H0(jω)ω=ωr=KN1+(ωrT2)2ω2rA01+(ωrT1)21+(ωrT3)2

KT2Nω3r1A0T1T3=10Atten/20(12)

A2=A0T1T3=KT2Nω3r10Atten/20(13)

下面確定參數A0，它是環路濾波器的總電容。

根據 H0(jωp)=1，由式(7)得:

H0(jω)ω=ωp=KN1+(ωpT2)2ω2pA01+(ωpT1)21+(ωpT3)2

=K1+(ωpT2)2Nω2p#8226;

1A01+ω4p(T1T3)2+ω2p(T1+T3)2-2ω2pT1T3

=1(14)

整理得到關于A0的一元二次方程:

p1A20+p2A0+p3=0(15)

其中:p1=1+ω2p(T1+T3)2;p2=-2A2ω2p;p3=ω4pA22-K1+(ωpT2)2Nω2p2。

求解此一元二次方程取其最大正值為A0。

至此，環路濾波器的參數T2，A0，A1，A2全部確定。

3.2 環路濾波器元件參數值的確定

由T2，A0，A1，A2的值確定環路濾波器元件參數[5]C1，C2，C3，R2，R3的值。

濾波器元件的參數值要由方程(2)~(5)來確定，要由四個方程確定五個未知量，則必須確定一個參量，首先確定哪個未知數有很多種選擇，但選擇有一個原則，即保證最靠近壓控振蕩器的電容最大，這樣可以減少壓控振蕩器電容對環路的影響，同時使R3比較小，減少電阻熱噪聲。基于上面這個原則，選取C1的值為需要預先確定的未知數，將這四個方程進行變換，得到式(16)，C3是C1的函數:

C3=-T22C21+T2A1C1-A2A0T22C1-A2(16)

當C1取值時，C3的值為最大，因此C3對C1的導數為零，得到C1:

dC3dC1=C21-2A2T22C1+A2A1T32-A2A0T22C1-A2T222=0(17)

進而求出C1:

C1=A2T221+1+T2A2(T2A0-A1)(18)

確定C1后，進而確定其他的濾波器參數:

C3=-T22C21+T2A1C1-A2A0T22C1-A2(19)

C2=A0-C1-C2(20)

R2=T2/C2(21)

R3=A2C1C3T2(22)

這種設計方法保證能夠非常精確地求出濾波器的參數值，同時也能夠保證C3的值最大，R3的值最小。

3.3 環路濾波器設計流程

根據前面兩小節環路濾波器參數設計的理論分析和推導，總結環路參數計算的流程如圖2所示[5]。

圖2 環路參數計算流程圖

鑒于手工計算比較繁瑣，根據前面分析的計算流程，編寫了Matlab程序計算環路參數值。需要說明的是，對鑒相頻率泄漏的抑制不能盲目取大。從Matlab仿真可知，在ωp，φp，ωr確定后，抑制過大，會使濾波器C3的計算值減小，甚至為負值，這是不允許的，因此需要在抑制度和能夠接受的C3的最小值之間折衷，以減小VCO輸入電容對環路的影響。一般原則是在C3的最小值達到要求的前提下使抑制度最大。若優化設計后抑制度仍然達不到設計要求，可以嘗試采用更高階的環路濾波器。

4 S波段鎖相跳頻源設計實例

S波段鎖相跳頻源技術指標如下:頻率范圍為1 930~2 030 MHz;頻率間隔為5 MHz;輸出功率大于-8 dBm;相位噪聲小于-85 dBc@1 kHz。

選擇ADI公司的ADF436O-2芯片為核心芯片。ADF436O-2內部集成了電荷泵鑒相器、R分頻器、N分頻器和壓控振蕩器。芯片內部集成壓控振蕩器能有效減少電路板帶來的相位噪聲和雜散信號，并且設計調試相對簡單。

該實例選取ωp=2π×40×103 rad/s，鑒相頻率泄漏衰減度取Atten=95 dB，相位裕量取50°。通過Matlab仿真計算得到環路濾波器的參數值;通過ADS軟件進行仿真，得到此跳頻源的實際環路帶寬為39.81 kHz，相位裕量為49.5°，在鑒相頻率處的衰減為95.5 dB，和設計目標值基本一致。鎖相環路的開環幅頻、相頻特性曲線如圖3所示。

圖3 鎖相環路開環幅頻、相頻響應曲線

進一步仿真得到:鎖定速度在57 μs，精確到1 kHz;雙邊帶相位噪聲:-94.8 dBc@1 kHz，-94 dBc@10 kHz。如圖4和圖5所示。

圖4 鎖相跳頻源跳頻鎖定時間仿真

圖5 鎖相跳頻源相位噪聲仿真

從理論分析和仿真結果來看，設計的鎖相跳頻源是成功的，能滿足設計指標要求，可以進行實際的電路制作。

5 結 語

介紹了一種四階鎖相跳頻源環路參數中相對準確的設計方法，設計思路清晰，出發點明確，應用Matlab仿真得到

元件參數值后并在ADS中驗證了該方法的準確性，在鎖相跳頻源的工程設計中有著重要的指導意義。

參 考 文 獻

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