Max+plus Ⅱ在“組合電路中競爭與冒險現象”課堂教學上的應用

苗長新,李桂林

摘 要:“數字電路”課程中的“組合邏輯電路中的競爭與冒險現象”這部分內容是課堂講解的一個重點和難點。為了加深學生對該抽象知識點的理解和掌握,以最簡單的2輸入與門為例,通過設計輸入、編譯、時序仿真、查看定時關系等操作步驟,介紹一種將Max+plus Ⅱ引入這一講的具體教學方法。合理設置輸入波形以后,通過Max+plus Ⅱ時序仿真的結果,不僅可以觀察到輸出端產生的“毛刺”,還可以通過計算找到產生的原因并采取有效的方法消除。課堂實踐證明,此方法取得了良好的教學效果,大大提高了授課效率。 關鍵詞:組合電路;競爭與冒險現象;毛刺;Max+plus Ⅱ;時序仿真

中圖分類號:TN702文獻標識碼:A

文章編號:1004-373X(2009)19-128-03

Application of Max+plus Ⅱ in Class Teaching of the Phenomenon of Race and Competition

MIAO Changxin1,LI Guilin2

(1.Information and Electrical Engineering,China University of Mining and Technology,Xuzhou,221008,China;

2.Electronic Engineering and Automation,Xuzhou Normal University,Xuzhou,221116,china)

Abstract:The phenomenon of the race and competition is very important and difficult in teaching the″Digital Circuit″course.In order to improve the students′ understanding and griping on the abstract point,taking an ″2 gate″ as example,through the steps of design input,compiler,time sequence simulation and timing.An assistant method by applying Max+plus Ⅱ to the class teaching is introduced.Through the timing simulation result,it can not only view the ″hurr″ in the output,but also find the reason by computing and avoid it effectively.It proves that this method has improved the teaching quality greatly.

Keywords:combinational circuit;phenomenon of the race and competition;burr;Max+plus Ⅱ;time sequence simulation

0 引 言

組合邏輯電路中的“競爭與冒險”現象是“數字電路”課程中的一個重要知識點,對該知識點的正確理解和掌握,有助于學生在設計復雜數字系統時,正確判斷是否存在冒險及如何避免冒險。對該內容的講解,一般方法是:在假設存在一定傳輸延遲時間的基礎上,分析當多路信號同時發生變化時,輸出產生 “毛刺”的原因。這種教學方法只能讓學生對該知識點的理解停留在表面,為了加深學生對該內容的理解和掌握,更大地提高授課效率,筆者嘗試以Max+plus Ⅱ軟件為工具,采用直接演示操作的方式[1,2]來講解該部分內容。教學實踐證明,由于Max+plus Ⅱ軟件操作簡單,并且它提供了很好的仿真及定時分析的作用,使得學生能夠理論聯系實際地加以學習和思考,從而對組合電路競爭與冒險現象的成因及消除有了更清晰的認識。

1 組合邏輯電路的競爭與冒險現象與Max+plus Ⅱ

“競爭與冒險現象”產生的關鍵原因是導線和單元器件造成的信號傳輸延時,同時當輸入多路信號的電平值發生變化時,在信號變化的瞬間造成組合邏輯的輸出有先后順序,并不是同時變化,往往會出現一些不正確的尖峰信號,這些尖峰信號稱為“毛刺”, 如果一個組合邏輯電路中有“毛刺”出現,就說明該電路存在“競爭冒險”現象[3-5]。

Max+plus Ⅱ是美國Altera公司推出的PLD開發系統,利用該軟件系統提供的原理圖編輯器、編譯器、仿真器及定時分析器,可以很方便地觀察輸出電路中的“毛刺”,找出產生的原因并消除它[6,7]。

2 Max+plus Ⅱ在“競爭與冒險現象”的課堂教學中的應用

課堂上以最簡單的與門為例進行操作演示說明。

2.1 原理圖輸入

打開Max+plus Ⅱ軟件,新建一個原理圖文件(Graphic Editor),將兩輸入與門(and2)及兩個輸入端口(input)及一個輸出端口(output)從Symbol Libraries 中調出,連線,并將端口分別命名為A,B,C,如圖1所示。電路設計好之后,保存文件并檢查錯誤(“File”→“Projec”“t”→“save✓”)。

圖1 兩輸入與門設計原理圖

2.2 設計編譯

首先打開菜單“Assign”→“Device”,為所設計的電路指定某個目標器件為FLEX10K系列,型號為EPF10k10lc84-4,如圖2所示。然后打開“Assign”→“Pin/Location/Chip”給節點A,B,C分別分配引腳為1,2,3,如圖3所示。

圖2 選擇器件(Device)對話框

圖3 分配引腳對話框

然后運行編譯器(Compiler),因為只有進行時序仿真才能觀察到“毛刺”現象,所以,在編譯前要設定時序仿真(Processing→Timing SNF Extractor),編譯器將進行錯誤檢查、網表提取、邏輯綜合、器件適配,并產生仿真文件。

2.3 時序仿真

Max+plus Ⅱ支持功能仿真和時序仿真。時序仿真是在選擇了具體器件并完成布局布線后進行的包含定時關系的仿真[8],只有通過時序仿真才可能查看到競爭與冒險現象。

新建一個波形圖文件(Waveform Editor),因為要觀察由于競爭而產生的“毛刺”現象,所以這里要注意設置一個信號同時發生變化的時刻,然后運行仿真器(Simulator),添加的輸入波形及仿真運行結果如圖4所示。

圖4 時序仿真波形圖

由仿真結果可以很清楚地看到,輸出C的波形有一處為“毛刺”,即理論應該為邏輯0,可它卻為邏輯1。

2.4 毛刺產生的原因及寬度計算

Max+plus Ⅱ提供的定時分析器(Timing Analyzer)可以用來分析所設計電路的時間性能,打開其中的延時矩陣分析模式,見圖5,可以查看源節點和目標節點之間的傳播延時。

圖5 傳播延時矩陣

由圖5可得知:由A傳輸到C所造成的傳輸延遲時間為123 ns,由B輸出到C所造成的傳輸延遲時間為12.8 ns,假設與門的內部延時是0.2 ns,則,對信號A進行簡單計算:

信號A傳輸到C的總延遲時間=與門內部延遲時間+連線延遲時間=12.3 ns

連線延遲時間=12.1 ns

對信號B進行簡單計算:

信號B傳輸到C的總延遲時間=與門內部延遲時間+連線延遲時間=12.8 ns

連線延遲時間 = 12.7 ns

那么,如果假定在time=0.0時刻,信號A由邏輯0值向邏輯1值跳變,信號B由邏輯1值向邏輯0值跳變,則當time=12.1 ns時,與門輸入端A的值為1,輸入端B的值也為1,這使得輸出C在time=12.1+0.2=12.3 ns時刻出現邏輯值1,即為圖5上的“毛刺”,該邏輯1值維持的時間為time=12.7-12.1=0.6 ns(即毛刺寬度為0.6 ns)。

2.5 毛刺消除

消除毛刺的方法很多,比如輸出端引入D觸發器、輸入端引入選通脈沖等[9,10],圖6即為引入選通脈沖后,仿真得出的波形。從圖6可以看出,通過控制選通脈沖P的低電平時間,并保證在信號進入穩態時,在P高電平期間可使門電路有正常的輸出,能很好地消除“毛刺 ”。

圖6 引入選通脈沖P后的仿真波形

3 結 語

在同一個教學內容的學習中,可能有若干個學習環節, 而不同的學習環節其學習任務和目標是不同的,這

就帶來了教學方法的多樣性和綜合性。有針對性的、多樣化的教學手段與方法可以大大提高與改善教學效果,開拓學生思路。本文即介紹了一種將Max+plus Ⅱ引入數字電路“組合電路競爭與冒險現象”這一講的教學方法,實踐證明,該方法取得了良好的教學效果。

參考文獻

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