全數字QAM解調器的設計與FPGA實現

張華沖,王曉亞

(中國電子科技集團公司第五十四研究所,河北石家莊050081)

0 引言

QAM是一種頻譜利用率較高的調制方式。在頻譜資源日益緊張的今天,越來越多的領域采用了這一調制方式,如有線視頻廣播(DVB-C)、寬帶接入和SDH等許多高速通信系統中。

由于收發雙方本振頻率存在必然的差異,這樣就導致收發雙方載波頻率會有微小的偏差,傳播延時還會造成載波相位的偏移。在接收機中收發雙方的延時一般是未知的,并且AD采樣還會產生采樣頻偏與相偏,這些是解調器中的載波同步與符號同步需要解決的問題。信道衰減、多徑、白噪聲干擾和回波疊加等非理想因素的影響使得QAM信號經過信道傳輸后產生了幅度、頻率和相位失真,造成碼間串擾(ISI),嚴重的碼間串擾甚至使通信中斷。QAM調制信號、幅度和相位上都攜帶有信息,對信道失真尤其敏感,所以QAM信號的解調還應當包含自動增益控制(AGC)和均衡等環節。

1 QAM解調器總體結構

隨著ADC采樣頻率的提高以及高速數字信號處理芯片的發展,模數轉換模塊的位置逐漸向著射頻方向移動。現階段在中頻實現數字化比較合適。這里采用全數字接收機的結構,采用固定速率采樣,數字下變頻以及所有的基帶處理都在FPGA芯片內部完成。中頻采樣信號首先給AGC模塊提取幅度誤差,對信道增益進行調整。幅度合適的采樣信號與兩路正交的數字載波信號相乘進行混頻,低通濾波,得到兩路零中頻信號。數字下變頻確保了IQ兩路信號的幅度、相位的一致性。符號同步環路采用對載波頻偏不敏感的鑒相算法對兩路正交的零中頻信號進行內插濾波處理,得到判決時刻的采樣值,但是該值帶有頻偏和多徑因素等造成的失真,載波恢復環路去除載波頻偏和相偏,均衡模塊對碼間串擾進行校正。在實際中,根據信道失真的程度,均衡器可以在載波環前或載波環后,為了達到最佳的解調性能,在本設計中采用了載波環與均衡器的聯合實現。解調器總體結構框圖如圖1所示。

圖1 QAM解調器總體結構框圖

2 符號同步環路的設計

在全數字接收機中,采用異步采樣方式,即采樣時鐘頻率發送的符號速率不相關,而是一個固定時鐘頻率,采樣點中不一定不包含判決時刻。由于采樣不同步而引入的采樣頻率和相位誤差,需要用數字信號處理的方法來補償,即通過定時誤差估值控制內插濾波器對采樣得到的信號樣本值進行插值運算,從而得到信號在最佳采樣時刻的近似值,內插濾波器即是完成這一功能必須的環節。

為了跟蹤采樣頻偏和相偏,采用二階鎖相環結構,符號同步環路如圖2所示,主要由內插濾波器、定時誤差檢測器(TED)、環路濾波器和內插控制器等組成。定時誤差檢測器對經過匹配濾波后的數據提取定時誤差,誤差信號經過環路濾波器濾除高頻噪聲后送給內插控制器,內插控制器主要由一個遞減NCO組成,NCO溢出時輸出分數間隔 μk,溢出信號和μk決定內插濾波器的插值基點和濾波器系數。

圖2 符號同步環路實現框圖

在這種實現中,有 3個時鐘域,即采樣時鐘Fs(Fs=1/Ts)、內插后整數倍時鐘Fi(Fi=1/Ti),它是符號速率的整數倍,一般取符號率的2倍或4倍,符號率時鐘F0(F0=1/T)。內插濾波器和內插控制器的工作時鐘是采樣時鐘Fs,匹配濾波器和TED單元工作時鐘是Fi,環路濾波器單元工作時鐘是F0。下面詳細說明每部分的功能和實現。

2.1 內插濾波器的設計

內插濾波器是采用多項式擬合的方法實現的時變濾波器,它利用有限個采樣點的值和一組濾波器的系數計算出來一個插值點的值,隨著插值點的位置的變化,濾波器的系數也在變化。Gardner在文獻[1]中用速率轉換模型對插值原理進行了介紹,分析了多項式形式的3種內插濾波器,指出了立方內插器具有最佳通帶平坦度和最大阻帶抑制度,并且給出了內插濾波器的FARROW結構。本設計為了便于硬件實現,對FARROW結構進行了改進,如圖3所示。

圖3 內插濾波器實現框圖

2.2 內插控制器的設計

內插濾波器的控制由一個基于NCO的控制器來完成,NCO采用遞減結構。NCO的步進由環路濾波器輸出的誤差信號進行跟蹤調整,每次累加器溢出時,會產生一個溢出標志Overflow,溢出標志決定內插器選擇哪四個連續采樣點數據進行內插運算。Overflow信號周期即為Ti,由該信號分頻即可得到符號時鐘。NCO溢出時刻的前一采樣時刻的值與ζ0相乘,得到分數間隔uk,這里 ζ0=Ti/Ts,而分數間隔決定了內插濾波器的系數。

文獻[1]、文獻[3]中根據相似三角形推導出了NCO的步進值,即W=Ts/Ti=kRs/Fs,其中Rs為符號速率,對W進行2 048倍量化,并且表示為設定值與環路濾波器的輸出值相加的形式,這樣有利于環路的鎖定。NCO位數取24位。在設計中 μk量化為11位,相當于把一個采樣周期劃分為2 048個時間點,每一個μk值對應一組插值濾波器的系數,即在一個采樣周期內可以插值得到2 048個點,在定時環中內插濾波是一個插值抽取的過程,故一組采樣值只計算得到一個內插值。

2.3 定時誤差提取算法

定時誤差檢測采用Gardner提出的定時誤差檢測算法,這是一種利用波形檢測提取定時信息的方法,該算法不需要輔助數據,并且算法性能與載波偏差無關,可以工作在捕獲和跟蹤模式,每個符號只需要2個采樣點。其基本思想是:當前后2個碼元發生變化時,匹配濾波后的基帶信號的幅度和極性都會有相應的變化,如果提取出相鄰碼元最佳采樣點的幅度和極性變化信息,再加上相鄰碼元過渡點是否為零這一信息,就可以從采樣信號中提取出定時誤差。

設接收端基帶信號為:

式中,aP為傳輸的復數數據;g(t-pT)為成型濾波器基帶函數,對y(t)的采樣值可能產生定時偏差,Gardner算法提取的定時誤差為:

式中,yI、yQ為同相和正交分量;T為符號周期;τ為定時誤差。可以證明當接收信號中存在載波偏差時,對定時誤差的提取沒有影響。

2.4 環路濾波器

環路濾波器采用一階低通數字濾波器,環路為二階數字鎖相環,可以跟蹤采樣頻偏與相位偏差。調節環路濾波器的直通路和積分路的系數,可以改變環路的環路帶寬和環路增益等參數,進而影響到收斂時間、捕獲帶寬和穩態抖動等性能。通常環路帶寬越大,環路收斂越快,但誤差值穩態抖動越大;環路增益越大,環路收斂越快,穩態抖動越大。環路的阻尼因子 ξ通常取為0.707,此時,環路噪聲帶寬,收斂時間等參數取得最好的折衷。

將同步過程分為捕獲和跟蹤2個階段,在捕獲階段,環路采用較大的帶寬和環路增益捕獲時鐘頻率誤差,這樣可以使環路較快地達到頻率鎖定。進入跟蹤階段后,減小環路帶寬、降低環路增益可以使環路穩態抖動減小。

在調試符號同步環路參數時還需注意另一個問題,就是輸入信號的幅度對環路性能的的影響很大,幅度大時,定時誤差檢測值變大,環路抖動加大,甚至環路失鎖。信號幅度較小時,環路收斂時間加長。所以在調試符號同步環路前,要保證AGC環路可靠鎖定,并且要考慮信號的動態范圍。

3 QAM載波同步與均衡

QAM解調器在完成符號同步后,能從非同步采樣的數據中,找到發送符號的最佳采樣點(眼圖睜開最大點),但是此時恢復的發送符號還不能進行直接判決,因為這些信號還受載波頻偏和信道失真的影響。

通用環是一種專門用于QAM信號集的載波恢復環,它是二階環結構,可以跟蹤載波頻偏與相偏,其載波相位誤差提取算法為:

式中,u1、u2為相位解旋后的信號,對于16 QAM 和64 QAM信號;m分別取4和8。這種方法可以完全消除碼型噪聲,并且鑒相特性為矩形,在穩定點處鑒相輸出方差為0,可以實現很好的跟蹤性能。由式(3)可以看出,該鑒相器在PFGA中用加法器和異或門即可實現,結構簡單,便于芯片實現。

傳輸信道的多徑、衰減和回波等非理想因素造成的信號失真會產生很大的碼間串擾,嚴重影響QAM信號的解調性能,必須采用均衡器降低碼間串擾。設計中采用判決反饋均衡器,并且與載波同步環路嵌在一起實現。算法的實現過程為:首先關閉載波環,啟動CMA均衡對信道進行初步均衡,待系數收斂后,固定均衡器系數,啟動載波環,載波環鎖定后,星座圖不再旋轉,此時均衡器切換到LMS算法,系數進一步收斂,星座點進一步變小。

均衡器中判決模塊采用方法為:

式中,y(k)為I/Q兩路信號判決前的值;y(k)為判決后的值;?*」為下取整運算。該方法在FPGA中實現非常簡單。

4 結束語

以XILINX公司的現場可編程邏輯陣列(FPGA)為硬件平臺,針對16 QAM和64 QAM信號實現了全數字解調器。設計中信號中頻為140 MHz,ADC采樣率為190 Msps,FPGA型號為XC4VLX100,該芯片包含110 592個邏輯陣列單元,96個DSP乘法器單元,4 320 Kb塊RAM,12個DCM,最大用戶IO數量可達960個,以及豐富的布線資源。豐富的邏輯資源可以滿足復雜的數字信號處理需求。

利用MATLAB軟件對QAM解調器的各模塊進行仿真后,采用ISE9.1開發工具進行FPGA的軟件編程,使用ModelSim工具進行時序仿真和調試,最后生成比特流文件加載到芯片。在高斯白噪聲條件下性能測試結果表明,調制樣式為64 QAM時,解調符號速率最高可以支持到29Msps,載波頻偏捕獲范圍可達40 kHz性能,誤比特率為1×10-4時,中頻信噪比損失為1.1 dB。

軟件無線電是接收機發展的方向,在此對高速QAM解調器進行了全數字實現,可以支持16 QAM和64 QAM信號的解調,工作穩定,性能可靠,為其他信號的解調提供了方便,可以應用到通信、偵察接收機的設計中。

[1]GARDNER F M.Interpolation in Digital Modems-Part I:Fundamentals[J].IEEE Transactions on Communications,1993,41(3):501-507.

[2]GARDNER F M.A BPSK/QPSK Timing Error Detector for Sampled Receivers[J].IEEE Trans.Comm.,1986,34(5):423-429.

[3]GARDNER F M,HARRIS R A.Interpolation in Digital Modems-Part II:Implementation and Performance[J].IEEE Transcations on Communications,1993,41(6):998-1008.

[4]史曉峰,陳詠恩.DVB-C接收機中的時鐘恢復電路設計[J].計算機工程與應用,2006(33):78-80.

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[6]劉 昕,吳建輝,黃 偉.基于DVB-C的符號同步電路優化設計[J].電子器件,2007,30(2):499-502.

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