可編程高速時鐘電路設(shè)計與實現(xiàn)

肖景仲，林秋華

（1.黑龍江省實驗中學(xué)，黑龍江哈爾濱,150001;2.哈爾濱工程大學(xué)信息與通信工程學(xué)院,黑龍江哈爾濱,150001）

隨著信號處理技術(shù)的飛速發(fā)展，高速信號處理已逐漸成為了信號處理領(lǐng)域的研究熱點。而作為高速信號處理系統(tǒng)中的一個重要組成部分，時鐘源(頻率源)已成為雷達(dá)、通信、測試儀器等電子系統(tǒng)實現(xiàn)高性能指標(biāo)的關(guān)鍵［1］。很多現(xiàn)代電子設(shè)備和系統(tǒng)功能的實現(xiàn)都直接依賴于所用的頻率源的性能。當(dāng)前高性能的頻率源均通過頻率合成技術(shù)來實現(xiàn)，因此在工程應(yīng)用中設(shè)計一個高性能、穩(wěn)定的時鐘電路具有重要的現(xiàn)實意義。

1 高速時鐘電路設(shè)計與實現(xiàn)

1.1 高速時鐘電路原理

高速時鐘電路主要采用時鐘鎖相芯片和CPLD組成，利用CPLD可編程的特點實現(xiàn)對時鐘鎖相芯片的控制，從而達(dá)到設(shè)計指標(biāo)的要求。具體系統(tǒng)組成框圖如圖1所示。

圖1 高速時鐘電路組成Fig.1 Flowchart of high-speed clock circuit

1.2 系統(tǒng)技術(shù)指標(biāo)及要求

（1）時鐘輸出頻率范圍至少：400MHz～1.5GHz；

（2）頻率誤差：不超過0.5MHz

（3）輸出功率范圍：-14dBm～-6dBm；

（4）輸出頻率轉(zhuǎn)換時間：不大于50ms。

根據(jù)以上技術(shù)指標(biāo)，本設(shè)計中時鐘鎖相芯片選擇了ADI公司的ADF4360-7，CPLD選擇了ALTERA公司的MAXII系列芯片EPM240T100。

1.3 時鐘芯片及其外圍電路設(shè)計

ADF4360-7是ADI公司新推出的一款PLL芯片，它的中心頻率由外置電感決定。這允許頻率范圍從350MHz～1800MHz。另外還有一個二分頻可選擇，來獲得175MHz～900MHz的RF輸出。

其時鐘電路原理如圖2所示。

圖2 時鐘電路原理圖Fig.2 Schematic diagram of clock circuit

2 高速時鐘電路軟件實現(xiàn)

2.1 時鐘芯片配置

ADF4360-7雙模分頻器采用兩個不同的分頻模數(shù)P和P+1，雙模分頻器的輸出同時驅(qū)動兩個可編程分頻器，它們分別預(yù)置在A和B(A＜B)［3］。合成器的分頻比為N=(P+1)A+P(B-A)=PB+A。則雙模分頻器輸出的頻率為fPDF(鑒相頻率)，如下式所示［4］：

2.2 配置模塊的CPLD實現(xiàn)

根據(jù)該芯片的配置時序以及上述公式，選擇參考時鐘為10MHz，最終輸出200MHz，按公式計算出各個參數(shù)后，通過對R、C、N三個寄存器寫24bit控制字即可完成配置［5］。由于該系統(tǒng)中CN=10uF，因此C寄存器和N寄存器之間的時間間隔T必須滿足T≥10ms。圖3即為生成的ADF4360的配置模塊。

圖3 ADF4360配置模塊Fig.3 ADF4360 configure module

2.3 配置模塊的時序仿真

圖4給出了ADF4360時鐘配置模塊的仿真結(jié)果，其中圖4（a）中三個窄脈沖分別為配置R、C、N三個寄存器的串行輸出數(shù)據(jù)，為了保證C寄存器和N寄存器之間的時間間隔T必須滿足，因此仿真時間相對加長，保證三個脈沖都能出現(xiàn)。圖4（b）將其中R寄存器的串行輸出結(jié)果放大顯示，可看出24bit輸出數(shù)據(jù)通過spi_out對器件進行配置，輸出結(jié)果與所設(shè)置控制字“h300041”相符。

圖4 ADF4360時鐘配置模塊仿真結(jié)果Fig.4 Simulation results of ADF4360 clock configure module

3 高速時鐘電路性能測試

3.1 輸出頻率測試

根據(jù)系統(tǒng)指標(biāo)要求，其輸出頻率范圍至少在400MHz～1.5GHz，因此對ADF4360-7芯片的輸出頻率進行了測量。采用頻譜分析儀（Agilent E4402B）對輸出時鐘特性進行了測試，該芯片的實際輸出頻率范圍可以達(dá)到350MHz～1.8GHz，滿足系統(tǒng)要求的時鐘頻率輸出范圍。篇幅原因，這里僅給出部分頻率點在輸出功率為0dBm時的時鐘輸出測試結(jié)果，如圖5所示。在分辨率帶寬為1MHz的情況下，測量得到的頻率均與理論輸出相符。

圖5 高速時鐘電路輸出時鐘特性Fig.5 High-speed clock circuit output clock features

3.2 相位噪聲測試

為了說明時鐘性能好壞，對960MHz頻率點的時鐘相位噪聲進行了測試，測試結(jié)果如表1所示。

表1 960MHz時鐘特性測試結(jié)果Table 1 Test results of 960MHz clock features

另外，本系統(tǒng)輸出功率受可編程控制字配置，可在-14dBm～-6dBm之間變化，滿足系統(tǒng)指標(biāo)要求。

4 結(jié)論

本設(shè)計的可編程高速時鐘電路，時鐘輸出頻率范圍至少可達(dá)到400MHz～1.5GHz，時鐘輸出頻率范圍大，基本上可以覆蓋絕大部分高速信號處理系統(tǒng)對于時鐘的要求。在硬件電路設(shè)計不變的情況下，僅通過軟件編程配置即可實現(xiàn)不同時鐘輸出的要求，在工程應(yīng)用領(lǐng)域具有較高的實用價值。

［1］葉碧霞，董天臨.鎖相頻率合成芯片ADF4360_0及其應(yīng)用［J］.計算機與數(shù)字工程，2007.11.

［2］劉晗超.基于ADF4360-7的寬頻帶頻率合成器設(shè)計［J］.時間頻率學(xué)報，2008(1):65～72.

［3］張星，周克生.基于ADF4360-7的頻率合成系統(tǒng)［J］.世界電子元器件，2007(2):65,68～69.

［4］沈偉,文必洋.基于ADF4360-7的寬帶雷達(dá)信號源設(shè)計［J］.現(xiàn)代雷達(dá)，2006(8):39～42.

［5］吳繼華，王誠.Altera FPGA/CPLD設(shè)計（基礎(chǔ)篇）［M］.北京：人民郵電出版社，2005.