高精度音頻多位sigma-delta調制器設計

石立春 ，楊銀堂，李迪，吳笑峰，丁瑞雪，梁宏軍

(1. 西安電子科技大學 微電子學院，寬禁帶半導體材料與器件教育部重點實驗室，陜西 西安，710071；2. 西安通信學院 基礎部，陜西 西安，710106)

sigma-delta(即 ΣΔ)模數轉換器(即 sigma-delta ADC)[1-3]采用過采樣技術和噪聲整形技術降低了對轉換器中模擬電路的設計要求，并且此種類型轉換器與現代標準CMOS工藝特別兼容，成為實現中低速高精模數轉換器的首選轉換器，在數字音頻、語音處理、電子測量和語音通訊等領域得到廣泛應用。sigmadelta ADC由ΣΔ調制器(SDM)和數字抽樣濾波器組成。sigma-delta調制器是sigma-delta ADC的核心部分，其結構選擇和電路參數設計決定著整個轉換器的采樣速率和轉換精度等主要性能指標。1位和多位ΣΔ調制器(分別指量化器精度或分辨率為1位和多位的ΣΔ調制器)是數字音頻領域高精度轉換廣泛采用的2種方法。1位ΣΔ調制器[4-6]由于采用1位的量化器具有固有的優良的線性特征。然而，在給定過采樣率的情況下，1位調制器具有式樣噪聲(Pattern or idle tones)，其分辨率也有限。因此，為得到高分辨率以及減小式樣噪聲，1位調制器通常采用高階結構，然而，高階1位調制器的量化誤差間距大，需要具有高壓擺率才能快速穩定地運放，但這導致電路對襯底噪聲和基準電壓的擺動更加敏感。多位ΣΔ調制器[7-9]具有以下優點：(1)量化位數每增加1位，調制器轉換精度提高6 dB；(2)多位量化器中的積分步長小，使得運放對擺率和帶寬的要求比 1位量化器中運放的要求較低；(3)多位調制器具有多個量化等級使得可以輸入較大的信號幅度，同時，由于量化器的量化噪聲相關性變小，因此，調制器的式樣噪聲也小。但多位調制器也存在以下弊端：反饋回路中多位 DAC元件失配會導致信號的諧波失真。為了解決這個問題，多位調制器必須采用動態元件匹配技術[10-12]。本文作者設計了1個內部采用4位量化器的二階單環 sigma-delta調制器，同時采用CLA(Clocked averaging algorithm)技術提高多位DAC的線性度。為了增強積分器的穩定性，還采用了動態頻率補償技術。模擬調制器處理的信號帶寬為 24 kHz，在工作時鐘為6.144 MHz、過采樣率為128時，調制器信噪比(SNR)為103 dB，調制器輸出信號無雜波動態范圍為 102 dB。本文從調制器系統結構的選取、各電路模塊的設計以及測試結果等進行介紹和討論。

1 sigma-delta調制器結構

1個過采樣率為ROS、內部量化器為B位的n階調制器的最大信噪比可表示為[1-2]：

其中：RSN,peak為峰值信噪比；ROS為過采樣率。

由于單環高階調制器存在穩定性問題，多級高階調制器(MASH)結構具有電路復雜及級間泄漏缺點。本文作者采用能夠絕對穩定的二階單環結構，這樣還可以減少調制器的子模塊數量，從而減小芯片面積和功耗。由于調制器處理音頻信號，信號帶寬小，可以選擇大的過采樣率(128)，這樣，調制器的采樣頻率為6.144 MHz。為實現設計目標，內部量化器位數確定為4，這時，由式(1)可知最大信噪比可達118 dB，這也給電路的其他噪聲留有一定的余量。

調制器結構如圖1所示。在傳統結構上增加1條由信號輸入端到第2個積分器輸入端前饋通路(如圖1中虛線所示)，從而減小第1個積分器的輸出幅度，進一步降低了第1個積分器中放大器對擺率和帶寬的要求。這樣能使放大器的增益進一步增大，由此減小噪聲和負載電容，提高調制器的信噪比。

圖1中量化器是4位量化器，由于反饋多位DAC中電容器件參數的失配會產生非線性，從而會降低調制器的性能，所以，設計中采用一種動態元件匹配(Dynamic element matching，DEM)技術和CLA技術，以降低這種非線性因素的影響。

2 調制器的電路實現

2.1 調制器電路結構

調制器電路采用開關電容(Switched-capacitor, SC)技術，以全差分電路來實現，從而可以減小時鐘饋通、偶次諧波、襯底和電源噪聲等電路非理想因素的影響。

圖1 ΣΔ調制器的結構Fig.1 High-level sigma-delta modulator topology

圖2 調制器的開關電容電路Fig.2 Switched-capacitor circuit of modulator

圖2所示為2階ΣΔ調制器的電路圖，包括2個開關電容積分器、1個4位ADC、1個動態元件匹配(DEM)模塊以及2個由開關電容陣列實現的多位DAC。

由開關電容構成的全差分式積分器傳輸函數取決于開關電容網絡的相對值，與開關電容網絡的絕對值無關。但是，由于實際開關存在導通電阻，SC采樣網絡會引入開關熱噪聲(kT/C噪聲)，如果電容過小，使得開關熱噪聲比量化噪聲大得多，從而成為限制整個系統信噪比的主要因素。尤其是第1級積分器之中的采樣電路，其引入的噪聲會直接疊加在輸入信號上。因此，必須確定積分器的采樣電容，使其開關熱噪聲不影響調制器的性能。電容Cs與系統最大信噪比RSN,max以及過采樣率ROS之間的關系[13]為：

式中：Vpeak為輸入信號的電位峰值；k為玻爾茲曼常量；T為熱力學溫度。為了使第1個積分器采樣電容以及反饋 DAC中電容陣列所引入的熱噪聲不影響調制器精度，經過計算，第1個積分器的采樣電容取為4.8 pF，DAC電容陣列為4 pF。由于調制器環路的噪聲整形功能，第2級積分器的采樣噪聲得到調制，對系統信噪比的影響大大減小，所以，第2個積分器采樣電容以及反饋DAC中電容陣列可以取小些，取第1級積分電路中電容的1/4可滿足要求。

調制器工作電壓為5 V，為獲得最大的輸入輸出動態范圍，積分器輸入輸出共模電平設計為相同并等于基準電壓，為 2.4 V。調制器的工作頻率為 6.144 MHz，由片外提供6.144 MHz時鐘信號CLK，并經片上2相不交疊時鐘產生電路(圖3)，產生2個相互不重疊的時鐘信號φ1和φ2，以及φ1和φ2的延遲信號φ1d和φ2d，來控制積分器的采樣和積分。φ1d和φ2d的利用消除了采樣開關的時鐘饋通對信號的影響。

2.2 模塊電路設計

2.2.1 開關設計

開關電路結構如圖4所示，采用傳輸門或者單個MOS管實現。為了減少采樣信號受噪聲干擾，采樣電容采用下極板采樣。圖 2中受φ1d和φ2d控制的開關一端連接電容的下極板，另一端直接與信號或者與虛地相連。這些開關的熱噪聲會直接對積分器性能產生較大的影響，因此，這些開關采用傳輸門實現。傳輸門開關導通時晶體管工作于線性區，等效導通電阻為NMOS和PMOS管導通電阻的并聯，比單個MOS管開關導通電阻小，從而可減小開關熱噪聲的影響。其他開關對調制器性能影響小，采用單個 PMOS或NMOS管實現。由于系統電源電壓為5 V，因此，不需要時鐘電壓升高電路，由時鐘產生電路產生的時鐘直接驅動開關中NMOS和PMOS管。

2.2.2 放大器設計

積分器是ΣΔ調制器的主要模塊，開關電容積分器由于精度高，易于在深亞微米的工藝中實現，因此，成為設計高精度轉換器的首選積分器。開關電容積分器的核心是運算放大器，第1個積分器中兩級全差分結構的A類放大器電路如圖5所示。采用帶連續時間共模反饋的折疊式共源共柵結構，其差分輸入和差分輸出結構以及共模負反饋網絡可以有效地抑制輸出共模電平的變化，從而使電路具有更強的穩定性。

圖3 時鐘方案Fig.3 Clock scheme

圖4 開關電路結構Fig.4 Circuit structure of switches

圖5 放大器電路Fig.5 Amplifier schematic

放大器的性能參數指標主要包括開環直流增益、單位增益帶寬、壓擺率以及輸出擺幅。其中，開環直流增益和單位增益帶寬主要影響積分器的增益誤差和極點誤差，壓擺率決定積分器的建立速度，輸出擺幅則決定積分器的輸出范圍。為了增大輸入、輸出擺幅，使輸入、輸出共模電平同為2.4 V(接近1/2電源電壓，2.5 V)，并與基準電壓相等，這樣也可簡化積分器設計。放大器采用RC頻率補償，并在補償電容C上并聯1個開關電容Cd進行動態補償。在采樣相時，運放工作接近全負反饋狀態，開關電容Cd接入，使得運放的相位裕度增大，穩定性增加；在積分相時，將開關電容Cd斷開，增加運放的單位增益帶寬和擺率，以減小積分器積分泄露和輸出建立時間。放大器的性能如表1所示，其中：運放引入的誤差對調制器整體性能的影響可以忽略。第2級積分器中放大器的結構與第1級中的相同。由于其負載電容比第1級積分器中放大器負載電容小，并且引入的噪聲被一級積分器整形，所以，第2個運放性能要求比第1個的運放性能稍低。

表1 放大器性能參數Table 1 Amplifier performances

2.2.3 量化器的實現

多位ΣΔ調制器的量化器通常是1個快閃ADC。4位量化器的電路結構如圖6所示。采用Mid-Tread量化方式，1/2滿刻度電壓通過電阻分壓產生8個正的參考電壓等級，通過開關電容方案可以產生8個負的參考電壓等級，差分信號通過開關電容采樣實現與參考電壓相減，然后，送入差分比較器進行比較，比較結果構成16等級溫度計碼。溫度計碼經編碼器轉化為5線4位二進制碼輸出到調制器外。

量化器設計的重點是比較器，比較器失調電壓大會導致量化器輸出產生氣泡錯誤。這種錯誤會產生大的樣點間反饋間距，從而使積分器輸出電壓不完全穩定。為了減小比較器的輸入失調電壓，采用預放大鎖存比較器[14-16]，預放大同時也減小了踢回噪聲對積分器輸出的影響。比較器電路結構如圖7所示，該結構包含1個差分輸入的預放大放大器、2個再生對和1個 RS鎖存器。在保持相，預放大器的輸出被限制在亞穩定點，同時，PMOS再生對也被重設為電源電壓VDD。在鎖存相，2個再生對打開產生1個數字輸出，并被鎖定。

2.2.4 DEM模塊設計

多位調制器最主要的缺點是對反饋 DAC的非線性誤差敏感。DAC非線性誤差主要來源于內部電容陣列間的失配。由這種非線性誤差引入的噪聲是直接疊加在輸入信號之上的，對整個調制器信噪比的影響十分明顯，所以，必須采用動態元件匹配(DEM)技術，來減少DAC的非線性誤差。本文采用CLA技術[12]，將反饋路徑打亂，減小非線性誤差。實現CLA的DEM模塊如圖8所示。量化器的輸出溫度計碼的反饋路徑經DEM混亂后再送入DAC。DEM中每一個子模塊根據輸入的1對信號間的關系確定傳輸路徑，當2個信號不同時則改變傳輸路徑輸出，各模塊輸出信號重新組合，送入下一級模塊進行重復操作，共進行4次路徑的選擇，使溫度計碼信號偽隨機送入DAC，從而使得 DAC的電路中由固定失配引起的非線性誤差被CLA轉變為一個寬帶的噪聲，這樣，分布在信號帶內的噪聲能量減小，由此對調制器的性能影響減弱。

圖6 4位量化器的電路結構Fig.6 Circuit structure of 4-bit quantizer

圖7 預放大閂鎖比較器Fig.7 Latch comparator with preamp

圖8 采用CLA技術的DEM模塊Fig.8 DEM module with CLA

圖9 DAC電路Fig.9 DAC circuit topology

2.2.5 反饋DAC設計

2個DAC都采用開關電容實現。2個DAC結構如圖9所示，它們都由16個相同的DAC單元組成。2個DAC除各自DAC單元中電容單元不同外，結構完全相同。在采樣相，DAC單元內2個電容各自充電電量為C×Vref和-C×Vref(其中：C為電容，Vref為參考電壓)；積分相根據反饋信號決定2個電容與積分器的哪一個輸入端相連，與同一積分輸入端相連的 16個CDCA電容經電荷代數求和實現反饋數字信號到模擬電壓的轉換，同時與輸入信號相減并完成積分過程。

3 集成電路版圖設計

集成電路版圖設計對實現集成電路性能是至關重要的，它決定著電路尤其是模擬集成電路設計的成敗。本文作者對調制器版圖進行設計，為了保證差分放大器精確匹配，采用對稱和平衡技術進行版圖設計，特別是輸入差分對還使用分半交叉以達到高的匹配精度。為了減弱電源對電路的干擾，調制器內部采用 2路電源線供電：一路供給處理數字信號的 DEM單元和2相不交疊時鐘產生電路；另一路供給2個積分器。對這2部分電路進行嚴格隔離。比較器輸出信號高、低電平的快速轉換，會對積分器產生干擾，因此，對比較器和積分器間也進行隔離。為了去除電源抖動的干擾，在電源線之間還加入一些MOS電容。

4 結果分析

本設計采用0.5 μm CMOS工藝實現，整個芯片包括調制器電路，焊點總面積為2.56 mm2。在5 V工作電壓下，功耗為87 mW。在過采樣頻率為6.144 MHz，過采樣率為128時，給調制器輸入幅度為-1 dB、頻率為20 kHz的差分正弦信號，并將調制器輸出結果進行采集，送入MATLAB中采用16 384點快速傅里葉變換(FFT)分析，測得調制器的信噪比為 103 dB，輸出信號無雜散動態范圍為102 dB，有效精度約為17位。調制器芯片主要性能參數如表2所示，本文研究結果與相關文獻結果的對比如表3所示。可見：調制器分辨率精度達到更高的信噪比，與同尺寸為 0.5 μm的CMOS工藝[5]相比功耗也有所降低。

表2 調制器芯片性能Table 2 Performance and specification of modulator

表3 sigma-delta調制器性能的對比Table 3 Performances of some sigma-delta modulators

5 結論

(1)設計了 1個高精度多位 ΣΔ(sigma-delta)調制器。該調制器采用4位量化器提高調制器的精度，利用CLA技術增加多位DAC的線性度，使用動態頻率補償技術增強積分器的穩定性。

(2)調制器用0.5 μm CMOS工藝實現，芯片總面積為2.56 mm2。在5 V電源電壓下工作，當輸入信號帶寬為24 kHz，過采樣頻率為6.144 MHz，過采樣率為128時，調制器的信噪比(SNR)可達103 dB，功耗為87 mW。

(3)該調制器與數字抽取濾波器可構成高精度ΣΔ模數轉換器，應用于數字音頻領域。

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