基于FPGA的DVB-S調制器系統設計*

劉慶豐 ，陳金鷹，王舟兵，李俊葶

（1. 成都理工大學，四川 成都 610059；2.成都首創電子有限公司，四川 成都 610092）

1 引言

數字電視前端設備調制器是數字廣播包括不可缺少的中心端設備，它的性能、升級能力和兼容性直接影響整個系統的運營狀態。目前各國的數字傳輸標準主要有日本的ISDB標準、美國的ATSC標準、歐洲的DVB標準。目前中國在制定屬于自己的數字衛星電視標準，已完成廣播電視衛星傳輸的數字化改造，形成了以DVB-S技術架構的數字電視衛星廣播網。各地廣電部門也廣泛采用DVB-S作為衛星傳輸標準，此標準作為過渡標準基本得到認同，本文的前端調制器設計也采用此標準[1]。

2 調制器總體設計

通過對基于FPGA的DVB-S調制器系統進行研究，將ARM與FPGA聯系起來，從而建立系統的運行平臺，ARM做控制器，FPGA做處理器，此系統關鍵技術有信道編碼和基帶信號處理。前端調制器組成框圖如圖1所示。

圖1 DVB-S調制器組成框圖

本設計主要由TS傳輸流接收、信道編碼、基帶信號處理及D/A、低通濾波器、正交調制及射頻輸出電平調整電路、微控制器處理部分等組成。系統能實現信道編碼、QPSK調制、輸出頻率和電平可調等功能[2]。

3 調制器模塊實現

據圖1可知，可將DVB-S調制器的工作分解為：TS傳輸流接收與同步鎖定、信道編碼、基帶信號處理及D/A、低通濾波器、正交調制及射頻輸出電平調整、微控制器處理等。下面介紹各個模塊的接口定義與實現。

1） TS傳輸流接收與同步鎖定[3]

DVB-S信道編碼調制器的輸入為TS流信號，TS流信號在工程上一般有兩種方式，同步并行接口SPI信號和異步串行接口ASI信號。目前市場采用的大都是串行的ASI信號，對于ASI信號，DVB標準也對其做了規定，電平為800 mV，信號速率為270 Mbit/s，數據編碼為8 bit/10 bit編碼，空閑狀態插入K28.5的同步字符，以利于時鐘恢復。

為便于信道編碼處理，需對ASI信號處理恢復成并行的TS流信號。一般有兩種方法，一種是用專用芯片，另一種利用FPGA軟核完成。此設計采用Cypress公司的專用芯片CY7B933，其電路圖如圖2所示。

TS流同步搜索與鎖定根據TS流同步字為47 hex，在數據流中搜索同步，標記包的起始位置和包有效標志，并鎖定同步。該模塊的接口定義為：

2） 信道編碼調制[4]

DVB-S標準提供了一套完整的適用于衛星傳輸的數字電視系統規范，用此標準完成碼流調制編碼框圖如圖3所示。

圖3 信道編碼框圖

TS流適配單元是由于輸入的TS流時鐘是可變的，因此必須進行時鐘匹配，包括去除輸入TS流信號的空包、進行PCR校正、自動插入空包等過程。能量擴散單元是為了較好地進行時鐘同步信號的恢復。要確定傳輸的TS流中的01跳變足夠多，需要對輸入的傳輸流進行隨機化處理，偽隨機序列生成多項式為

前向糾錯（FEC）由3層組成，外層采用RS編碼，它是在188 byte的傳輸包后按一定的規律加上16個校驗字節， 形成 RS（204，188，T=8）誤碼保護數據包。 碼生成多項式為

其中，b=02 hex。

有限域生成多項式為

中間層采用卷積交織，卷積交織把輸出數據的順序按照一定規律打亂，接收端按相反的規律恢復原來的數據順序。內層采用卷積編碼，生成1/2碼率的卷積碼。再按不同的刪除格式按需要收縮成碼率為2/3，3/4，5/6，7/8的收縮卷積碼。前向糾錯編碼的根本目的是提高傳輸的可靠性。前向糾錯編碼輸出一連串的窄脈沖，它占用的頻帶太寬，無法在衛星信道中傳輸。基帶成形電路則對這種窄脈沖“加工”，使其適合在衛星信道中傳輸。對這種加工采用快速傅里葉變換對窄脈沖進行平方根余弦滾降濾波，滾降系數為a=0.35。

3） 基帶處理及D/A變換

信道編碼完成后，數據流經過IQ對排列依次輸出，即對每個節拍到來的IQ進行符號映射。對于D/A設計接口，選擇AD公司的AD9775，其最高采樣時鐘為400 MHz。

4） 模擬基帶低通濾波器[5]

D/A輸出信號為基帶信號，由于內插濾波器的緣故，在基帶符號率和4倍符號頻率之間的信號被濾波器抑制。根據大多數MMDS信道需要采用的符號率為30 MS/s（兆符號/秒），因此對設計的模擬低通濾波器的要求就是能取出30 MHz信號即可。使用仿真軟件RFsim計算9級48 MHz低通濾波器參數。由于AD9775輸出的IQ信號為差分信號，仿真出來的濾波器為單端的，因此需要把單端低通濾波器轉化成雙端差分低通濾波器。

5） 正交調制

正交原理如圖4所示，由PLL環路產生射頻調制的載波信號，I路信號乘以載波加上Q信號乘以相移π/2的載波信號，然后相加得到調制的QPSK射頻信號。選用的正交調制器為AD公司的AD8346。IQ信號由AD9775輸出，經過低通濾波器，輸入到AD8346，本振信號由PLL+VCO電路產生，鎖相環器件采用ADF4113，VCO793-750。鑒相器輸出頻率為

6） 輸出電平調整和阻抗匹配

設計要求射頻輸出電平為-35～0 dBm，輸出阻抗為75 Ω，正交調制器AD8346的最大輸出電平達不到要求，而且它的輸出阻抗為50 Ω，因此要在后面做可變增益調制和阻抗匹配，原理圖如圖5所示。

可變增益放大采用ADI公司的ADL5330，數字電位器采用AD5247，采用I2C控制接口。

圖4 正交調制原理圖

圖5 輸出電平調整與阻抗匹配

7） 微處理器控制接口

主要完成對調制器的參數設置、狀態顯示、鎖相環控制、射頻電平控制、網絡控制等。

4 測試原理與結果

測試原理：DVB-S調制器輸入信號為ASI格式的MPEG-2傳輸流，該傳輸流信號可由編碼器、碼流播放器等設備產生，通過碼流播放器輸出ASI信號進入DVB-S調制器，用示波器測試時域波形，用頻譜儀進行頻譜分析。調制器輸出信號經過機頂盒解調輸出音視頻信號，輸出TS流。用碼流分析儀對輸出碼流進行分析，分析輸出碼流是否符合MPEG-2協議，對比輸入輸出碼流是否正確。

通過對系統功能的測試，觀察DVB-S調制器前后碼流聲音與圖像的變化、碼流節目參考時鐘PCR的變化，結果表明信道編碼及調制過程無錯誤。通過對系統技術指標的測試，如SNR（帶外）≥48 dB，結果表明DVB-S調制器符合DVB-S調制協議設計要求。

5 小結

本文的調制器已廣泛用于數字電視衛星業務和相關數字電視業務。調試運行表明，該系統能實現設計的所有功能要求，運行良好，現已推向了市場，樣機外觀見圖6。

圖6 DVB-S調制器樣機圖

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[1]譚智斌.一種數字有線電視前端調制器的設計[J].中國有線電視，2008（2）：121-124.

[2]劉慶豐.基于RFID小區車庫智能化管理系統[J].通信技術，2009（7）：189-191.

[3]葛錦環.基于FPGA的DVB-S QPSK調制器的設計[D].成都：電子科技大學，2006.

[4]葛錦環.基于FPGA的DVB-S中信道編碼與實現[J].中國有線電視，2006（6）：541-544.

[5]張義林.基于FPGA實現DVB-S信道編碼及調制[D].成都：電子科技大學，2006.