基于FPGA的TFT-LCD液晶顯示模塊設計

張超建，王厚軍

（電子科技大學自動化工程學院，四川 成都 611731）

1 引 言

隨著液晶技術的日益成熟，液晶顯示屏（Liquid Crystal Display，簡稱LCD）在測試領域中得到了越來越廣泛的應用，如今大部分新型示波器都采用了液晶顯示屏。在各種LCD的產品中，薄膜晶體管液晶顯示器TFT（Thin Film Transistor）LCD因其體積薄、重量輕、畫面質量優異、功耗低、壽命長、數字化和無輻射等優點，已被廣泛應用于各類圖形顯示系統。一般LCD顯示都采用專用的液晶顯示控制模塊，實現屏幕分割、屏幕邏輯運算等復雜的圖形功能。但這樣必須要由DSP來控制顯示模塊，而且其刷新頻率受到一定限制。而示波器的實時性要求非常高，對刷新率要求也就很高，并且液晶顯示界面基本上只是顯示框架和實時波形等簡單的圖形，所以設計中，LCD顯示沒有采用專用控制芯片控制顯示，而是采用外部硬件現場可編程門陣列（Field Programmable Gate Array，FPGA）產生LCD所需要的各種顯示控制時序。顯示數據的讀取也是由FPGA產生地址計數器，直接從顯存SRAM中讀取。

2 SRAM顯存和TFT液晶簡介

設計方案中SRAM選用ISSI公司的高速靜態存儲器IS63LV1024L，為能更好、更有效地設計其與FPGA的接口實現，首先必須要了解IS63LV1024L的性能特點。它是128K×8的高速靜態存儲器，性能特點主要包括：工作電壓為3.3 V，高速接入時間一般分為 8ns、10ns、和 12ns，高性能，低功耗，輸入和輸出都與TTL相兼容，不需要時鐘和更新的全靜態工作過程以及通過選擇CE和OE的狀態可以比較簡單地實現存儲等。

為了正確地傳輸數據，在了解其性能特點的基礎上，還須了解IS63LV1024L的讀寫狀態的時序和使能的要求。其讀寫時序狀態如圖1所示。

TFT-LCD選用深圳市佳昀科技有限公司型號為YXM070TLW03的彩色顯示屏，分辨率為800×480，是 18位數字彩色屏，26萬色（262144），其中 R、G、B3色各占6位。內部集成了驅動芯片和背光單元，芯片供電電壓3.3V，背光供電電壓-10V。它的信號接口有電源、地、數據信號、數據使能信號和點時鐘信號。電源接口和地接口在PCB制作階段固定連接。液晶顯示的時序信號（點時鐘、行同步信號、場同步信號以及數據使能信號）都由FPGA送出。

圖1 IS63LV1024L讀寫時序狀態

YXM070TLW03的點時鐘典型值為30 MHz，占空比50%。場掃描時序以HSD為時鐘基準，其中，VSD為場同步信號（幀同步），低電平有效。每掃描完一幀（480行），控制器將驅動VSD有效（低電平），有效寬度Tvpw為3個HSD。在VSD有效之前插入Tvfp（VSD Front Porch）場消隱前肩為13個HSD，有效之后插入Tvb（VSD Back Porch）場消隱后肩為29個HSD，這樣場掃描信號就相當于對HSD進行525分頻，其時序如圖2所示。行掃描時序以DCLK（點時鐘）為時鐘基準，HSD為行同步信號。類似地，行掃描信號就相當于對DCLK進行928分頻。由上述分析可知LCD的每場包括525行，其中480行為有效顯示行。每顯示行共包括928個點，其中800點為有效顯示區。

圖2 YXM070TLW03時序圖

3 液晶顯示控制方案

液晶顯示驅動模塊設計中，其硬件電路的搭建方案是基于電路連接、液晶時序控制和顯示數據傳輸控制3個方面來考慮確定的。

電路連接：所選擇的液晶3種顏色均由6位數據線組成，即液晶的數據線一共有18根，將它們與FPGA的I/O口相連。而此設計中采用的SRAM的容量為128K×8bit，受其約束實際上只用到其中的8根。采取數據線低位固定成無效電平的方式，只采用高幾位數據來表示顏色信息。例如R（red）需要6位輸入，只用到其中的3位，那么將LCD的R0、R1和R2接為高電平（無效狀態），而R3-R5這3位數據和相應的數據線相連接，同樣，G3-G5和相應的數據線連接表示G（green），B4-B5和相應的數據線連接表示B（blue），這樣便將8位數據擴展成18位數據，此時LCD的色彩度為256，雖然整體顯示效果會有影響，但其用作示波器的液晶顯示已經足以滿足實際需要。

液晶時序控制：液晶顯示的時序圖如圖2所示，行同步信號周期應該為928個點時鐘周期，場同步信號周期為525個行同步信號周期，液晶的刷新率為30 MHz/（928×525）＝61 Hz，液晶時序模塊通過對點時鐘進行計數來實現行同步信號、場同步信號以及數據使能信號，從而實現液晶的時序控制。

顯示數據傳輸控制：被測信號的信息經DSP進行相應的運算處理后，其數據最終要送去LCD以顯示給用戶。控制顯存SRAM如何有序地寫入數據和讀出數據是關鍵，在這部分有兩種方案可供選擇，即系統的顯示采用兩片SRAM分時復用的方式驅動LCD顯示或采用單片SRAM驅動LCD顯示，下面對這兩種方案做一簡單的敘述比較。

方案1：系統的顯示采用兩片SRAM分時復用的方式。當顯示SRAM1中所存數據時，下一次將要顯示的數據可以事先存入SRAM2中，當前顯示完成后，SRAM2中的數據就可以送去繼續顯示，而SRAM1將為下一次顯示數據做準備。實際控制中，DSP處理器發出一選擇信號，選擇控制顯示哪一片SRAM的數據，根據這個選擇信號來控制兩片SRAM的讀寫使能以及地址線。例如顯示SRAM1中數據，SRAM2負責存入數據時，SRAM1設置成讀使能有效，寫使能無效，地址線指向顯示數據區的首地址；SRAM2設置為讀使能無效，寫使能有效，地址線指著將要寫入SRAM2那塊數據區的首地址。

方案2：系統的顯示采用單片SRAM驅動LCD的方式。被測信號的采樣數據由DSP處理后經過硬件電路送到SRAM中暫存或LCD從SRAM中讀出已存數據用來顯示，顯存寫入數據和讀出數據交替進行，由DSP發出的一控制信號對單片SRAM采取分時讀寫的方式。由圖1所示的SRAM的讀寫時序狀態圖可知，CE為低電平時，片選使能輸入有效。同時若WE為低電平，則寫使能有效，讀使能無效，地址線指著將要寫入SRAM那塊數據區的首地址，把將要用于顯示的數據存入SRAM中。CE為低，同時WE為高、OE為低時讀使能有效，寫使能無效，地址線指向顯示數據區的首地址，LCD讀取SRAM中相應地址的數據送去顯示。

方案1這一設計思路較為成熟，在實驗室以往研發的其他型號示波器都是沿用此方案。而在該設計中，結合課題為某民用項目這一實際情況，在充分確保其高性能指標的前提下，綜合考慮產品的成本、主板PCB的尺寸空間以及總體設計方案，最終選擇了方案2這一新的設計思路。

這樣不僅降低了控制的復雜度，同時也減小了硬件布板難度，節約了FPGA的I/O口資源，控制了芯片成本等，具有良好的社會效益和經濟效益。

4 設計方案的實現

液晶顯示控制電路由硬件電路來搭建，依據上述方案2，其硬件電路的結構框圖如圖3所示。其中，FPGA核心處理系統采用Xilinx公司的Spartan-3A系列，DSP（Digital Signal Processor）作為可編程數字信號處理專用芯片，選用ADI公司的ADSP-BF531。SRAM片選使能輸入始終有效，解決SRAM分時讀寫切換控制問題的關鍵是由DSP發出的Flush控制信號和FPGA產生TFT-LCD所需的控制時序并完成總線仲裁邏輯。當Flush的值為低電平時，SRAM的寫使能有效，DSP接管SRAM的控制權，DSP發出地址DSP_Sram_a[16∶0]經地址總線傳送，并把處理過的新的顯示數據內容Adsp_Databus_wr[7∶0]經數據總線由FPGA處理后寫入SRAM的相應地址sram1_a[16∶0]中；當 Flush 的值為高電平時，SRAM切換為讀使能有效，此時DSP釋放SRAM的控制權，不再寫入新的數據，使其處于等待狀態。FPGA發送地址Lcd_Sram_a[16∶0]到SRAM，讀出SRAM中相應地址的8位數據Sram_lcd_d[7∶0]送到FPGA做顯示處理，然后通過FPGA與LCD之間的數據總線加載到液晶點陣顯示數據，參考圖4。

圖3 液晶顯示模塊結構框圖

圖4 液晶顯示控制仿真圖

為了進一步驗證所提出的這一液晶顯示方案的可行性，對其進行了仿真，由圖4的仿真結果可以看出符合設想，達到了預期目的。

5 在示波器中的實現

將該設計方案應用于實驗室某系列款的數字存儲示波器上，最終實現單片SRAM驅動液晶顯示，如圖5所示，正確穩定顯示所需數據，可以滿足設計預期的數據顯示需求。7英寸顯示屏，800×480像素使得其具有良好的顯示效果和較高的性價比。

圖5 液晶顯示方案在示波器中的實現

6 結束語

該文提出了一種單片SRAM驅動LCD液晶顯示的新方法，并在一款示波器中得到實現和應用。基于其節約了成本并有效降低了顯示控制的復雜度，減小了電路板的尺寸，增強了系統的可靠性和設計的靈活性，使得此方案同樣優先適用于以后的示波器開發和應用中。

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