多核實驗平臺的片上總線設計

饒云華,李德識,田 茂,隋竹翠 (武漢大學電子信息學院,湖北武漢430079)

多核實驗平臺是 《EDA實驗》課程的基礎平臺之一,不僅需要采用先進的實驗系統架構,而且其實驗內容也必須隨著技術的發展及時更新,這樣才能使學生理解和掌握最新的設計方法和技術。

在多核實驗中,設計采用基于IP的可重用設計方法,整個CPU性能與IP之間互連方式密切相關。因此,IP互連就成為構造多核CPU的關鍵,也是多核CPU設計實驗的重要內容之一。使用片上總線標準協議是實現多核CPU中IP互連最常用的技術手段,也適合作為多核實驗中CPU的互連方式。

筆者在探討主流片上總線特點的基礎上,根據EDA實驗課程教學特點,并結合多核實驗平臺性能等實際情況,提出了以現有多核EDA實驗平臺為基礎的AXI片上總線互連方案,從而滿足實驗教學需要。

1 主流片上總線介紹

1.1 OCP協議

OCP協議[1]是為了在SoC設計中實現IP核的即插即用而制訂的開放式內核協議。OCP協議與總線獨立,以IP核為中心,能滿足IP核通信機制的所有要求。OCP協議支持從簡單的請求-響應到流水線以及多線程對象的高性能數據傳輸模型。OCP協議信號具有同步和單向的特征,簡化了核的實現、綜合和時序分析,適用于多種形式的片上通信。OCP協議包括點對點的同步接口、與總線獨立、地址周期和數據周期分開、支持流水線操作、突發傳輸方式及亂序傳輸等特性。

1.2 CoreConnect協議

CoreConnect協議[2]由IBM開發,主要包括處理器本地總線 (PLB)、片上外設總線OPB(On-chip Peripheral Bus)、總線橋接器、2個仲裁器及設備控制寄存器DCR(Device Control Register Bus)。根據訪問速度,CoreConnect總線可分為3層,其中,PLB與處理器及DMA等高速外設連接,采用數據總線讀寫分離的方法,數據位寬最高為256位,工作頻率可達180MHz;OPB連接UART、GPIO等低速設備,數據/地址位寬都為32bit,OPB通過橋接器接到PLB;DCR采用菊花鏈方式將處理器與設備配置寄存器連接起來,具有與PLB不同的地址空間。CoreConnect總線結構為多核互連設計帶來極大的靈活性,可根據不同的應用選擇不同的總線架構和模塊互聯。

1.3 AMBA協議

AMBA協議[3]是ARM公司開發的用于連接和管理片上系統中功能模塊的開放標準和片上互連規范,主要包括AXI、AHB、APB和ATB等部分。其中,AMBA3 AXI接口規范可支持高數據吞吐量。利用相對計時靈活的5個單向通道和亂序數據傳輸,可以進行管道化互連、頻率之間的切換實現功耗管理、同時執行讀寫操作來有效支持低速外設。AMBA3 AHB接口規范可在對AMBA3 AXI性能沒有要求的情況下,在單頻率子系統中實現簡單外設之間的高效互連。AMBA3 APB接口規范支持訪問外設中的配置寄存器和通過低帶寬外設的數據通信所需的低帶寬業務。AMBA3 ATB接口規范增加了數據不可知的接口,可在跟蹤系統中根據AMBA規范跟蹤數據、組件和總線,其與外設保持平行,互相連接,同時保持可見性。

2 基于AXI總線的互連設計

多核EDA實驗平臺本身并不固定采用CPU核,由學生自行選擇設計,但為了保證接口兼容性,在多核處理器互聯方面,結合教學實際,內部連接采用適合片上系統通信、具有高可配置性的AXI3協議。使用該協議可有效解決IP核可移植性、設計復用的問題。

2.1 AXI協議特點

AXI總線是一種多通道傳輸總線,以不同通道進行地址、讀數據、寫數據、控制等信號傳輸,支持亂序數據發送,主設備在得到返回數據前可發出多個讀寫操作。通過使用字節選通功能支持非對齊數據訪問。支持只發送起始地址的突發傳輸。除支持數據傳輸外,AXI總線還包括可選的擴展信令協議以支持低功耗操作。

2.2 AXI協議讀寫時序

AXI協議以突發傳輸為基礎,有5個獨立的傳輸通道,其中地址和控制信息分別在讀和寫地址通道上傳輸,數據分別在寫數據和讀數據通道上傳輸。另外,還有附加的寫響應通道以允許從設備通知主設備寫操作完成。所有通道使用雙向的VALID和READY握手結構。

突發讀傳輸如圖1所示。主設備輸出地址,同時輸出突發傳輸長度和方式的控制信號,從設備在一個周期后接收。當地址在地址總線上后,數據開始在讀數據通道進行傳輸。從設備將VALID置低,直到出現讀數據。在突發傳輸的最后,從設備將RLAST置位以表明正在傳輸最后一個數據。

圖1 突發讀傳輸

突發寫傳輸如圖2所示。當主設備在寫地址通道上發送地址與控制信息時,則表明開始寫傳輸。然后,主設備在寫數據通道上發送所寫的每個數據。當主設備發送最后1個數據,WLAST信號變高。當從設備接收到所有數據后,向主設備返回寫響應信號,表明寫傳輸完成。AXI協議通過接口為每個傳輸分配一個ID來支持亂序數據傳輸。同時,要求同一ID需按序傳輸,不同ID可亂序傳輸。

2.3 AXI總線驗證

對于多核CPU芯片來說,設計邏輯復雜度的提高將使驗證時間在整個開發周期中占很大比重,對整個設計的成功具有決定性影響。ARM公司的AMBA設計工具包 (ADK)提供了AHB和APB設計和驗證組件,包括AHB總線矩陣和文件讀取器總線主接口,可方便快捷地進行基于AHB/APB的系統設計。為此,Synopsys公司針對AMBA3 AXI開發了能完善地解決基于AXI多核系統驗證問題的DesignWare IP解決方案[4],該方案包括3個部分:DesignWare綜合IP、驗證IP及帶有coreAssem-bler工具的DesignWare IP,可快速生成、仿真和綜合基于AMBA的子系統,實現整個設計過程的自動化。

圖2 突發寫傳輸

2.4 AXI互連架構

AXI協議提供了主設備與互連結構、從設備與互連結構以及主從設備之間的單一接口定義。在基于AXI互連架構中,一個實體作為主設備,另一個實體作為從設備。只有主設備才能發出控制命令,控制傳輸。從設備響應主設備的控制命令,并接收來自主設備的數據或者向主設備傳送數據。典型的AXI互連結構如圖3所示,該互連架構利用AXI協議,實現了IP核可移植性,具有設計可復用的優點。

圖3 基于AXI協議的片上互連架構

3 結 語

多核EDA實驗平臺以多核架構設計為主線,為學生提供多核設計實驗,有助于提高學生分析問題和解決問題的能力。筆者討論了AMBA 3AXI協議及其設計,包括基于AXI的片上系統架構設計和系統級驗證。基于AXI協議的互連架構能促進IP核的復用,縮短設計時間并且提高系統性能,通過該實驗可使學生加深認識并掌握多核互連設計的方法。

[1]饒云華,鄢媛媛,朱小虎,等.面向SoC的開放式IP核接口協議 (OCP)研究 [J].中國集成電路,2007,16(2):39-43.

[2]王煒,湯志忠,喬林.片上多處理器互連技術綜述 [J].計算機科學,2008,35(5):7-30.

[3]肖福明.高密度計算與多核系統設計技術研究[D].合肥:合肥工業大學,2010.

[4]孟昕.SoC設計優化的域特定語言方法和建模 [D].杭州:浙江大學,2010.