高斯噪聲數字調頻算法設計與實現

宋旭

(中國傳媒大學，廣播電視數字化工程中心，北京 100024)

1 前言

在現代高科技的推動下，隨著電子戰裝備技術、戰術應用的發展，噪聲調頻干擾在電子干擾對抗中扮演著越來越重要的角色。不僅于此，噪聲調頻干擾在民用設備中也應用廣泛。以前的噪聲調頻干擾設備多是用模擬的方法產生。精度不高，易受外界干擾等是其不可避免的問題，針對這些問題，提出了以高斯噪聲調頻數字化為核心的解決方案。同時，其高速，靈活，多變等特點可滿足電子戰靈活可控的要求。

2 高斯白噪聲調頻干擾的理論分析

調頻干擾是某種信號對干擾信號的載波進行頻率調制所形成的干擾。噪聲是一個隨機過程，它是不能確切地預測，也不能完全被消除。噪聲調頻干擾的干擾信號的載波頻率是受噪聲調制的。從60年代使用噪聲調頻干擾以來，由于其干擾帶寬可以做到遠遠大于幅度調制噪聲干擾的帶寬，又易于達到大的干擾功率，所以噪聲調頻干擾成了噪聲干擾的主要形式。噪聲調頻時，未調制噪聲信號可以表示為:

式中:Am為信號幅度;ωc為信號載頻;φ0為信號初始相位。

調制信號設為v(t)，調頻系數設為kf，則當進行線性調頻時，已調制信號可以表示為:

式中:調制信號v(t)為滿足高斯分布且為均勻功率譜的帶限白噪聲。

在電子對抗領域里我們正是利用噪聲對信號的干擾使得對方的雷達和其他通訊設備不能正常的檢測出我方的各種電信息。因此噪聲干擾廣泛的應用于雷達對抗，電子干擾等方面。隨機噪聲調頻信號在實際應用場合，經常使用的調制信號是具有正態分布形式的噪聲信號。其原因一是正態分布的隨機噪聲信號容易獲得，二是正態噪聲調頻信號的數學表達式容易獲得。現有的硬件高斯白噪聲發生器通常分為物理噪聲發生器和數字噪聲發生器兩類，在模擬的噪聲調頻系統中，以往產生高斯白噪聲的方法，是用齊納穩壓二極管反向擊穿來獲取白噪聲的，但是這種方法受環境溫度影響較大，在復雜的軍事應用條件下不易保持平穩的噪聲統計特性。穩定性差是模擬器件的致命弱點也極大的限制了它的使用范圍，所以我們需要用數字的方法產生高斯白噪聲來克服這個缺點。隨著FPGA技術的發展，提高了硬件噪聲發生器的速度和性能，相比基于軟件實現的噪聲發生器，展現出更大的優勢。FPGA芯片內部擁有很多的存儲單元，適合于將大量數據存儲其中并由地址控制輸出，同時FPGA芯片有著規整的內部邏輯陣列和豐富的連線資源，適合于處理數字系統的任務等這些優點，我們選擇FPGA實現噪聲調頻的方案。

3 高斯白噪聲發生器算法分析及實現

提出一種產生高斯白噪聲的新算法:即長周期m序列通過選擇截止頻率為fH?fCP=1/T0的低通濾波器(fH:低通濾波器的截止頻率，fCP:m序列的碼元寬度的倒數)后所得序列為高斯白噪聲。現要證明m序列通過低通濾波器后所產生的信號為帶限高斯白噪聲，那么將從兩個方面著手:一是證明m序列通過低通濾波器后輸出信號的功率譜是恒定值(白的);二是證明m序列通過低通濾波器后的信號概率密度函數服從高斯分布。

3.1 偽隨機碼發生算法

偽隨機碼的性能指標直接影響白噪聲的隨機性，是系統設計的關鍵。通常產生偽隨機碼的電路為一反饋移存器。分為線性和非線性兩類。前者產生周期最長的二進制數字序列為最大長度線性反饋移存器序列，簡稱m序列。本文采用的就是m序偽隨機碼。二元m序列偽隨機碼有優良的自相關函數，是狹義的偽噪聲序列，而且易于產生和復制。

產生m序列的反饋移存器的遞推方程可以寫為:

它給出了移位輸入an與移位前各級狀態的關系。

特征多項式寫為:

它決定了移位寄存器的反饋連接和序列的結構。

以級數n=11的m序列為例，其周期為211－1，生成多項式有多種選擇。

圖1

功率譜密度圖如圖2

3.2 FIR數字濾波

數字濾波器是完成信號濾波處理功能的，其具有穩定性高，精度高，靈活性大燈突出優點。隨著數字技術的發展，用數字技術設計濾波器的功能在實際中被廣泛應用。由上述m序列特性所知，m序列的功率譜是固定的，要生成帶寬可調的數字噪聲序列需要對m序列進行低通數字濾波。由Lindbergh定理可知，大量微小且獨立的隨機因素引起，并積累而成的變量，必是一個正態隨機變量。低通濾波器結構如圖3。

圖2 m序列的功率譜密度圖

FIR濾波器的單位沖激響應為h(n)，輸入函數為x(i)，則輸出函數y(i)可以寫為:該算法需要N次相乘，N－1次累加。為了產生帶寬小于5 MHz高質量的數字噪聲序列，需要構建窄通帶、通帶阻帶轉換迅速的低通濾波器，對此僅僅增加單級FIR濾波的沖激相應長度n是不夠的，應采用多級FIR數字濾波的方法。通過低通濾波器后，m序列的功率譜密度如圖4所示。

圖4 通過低通濾波器后m序列的頻譜圖

圖3 低通濾波器

4 噪聲調頻DDS單元及其VHDL實現

4.1 DDS 理論

DDS(直接數字頻率合成)是一種全數字化的頻率合成器，由相位累加器、波形ROM、D/A轉換器和低通濾波器構成，是從相位概念除法直接合成所需波形的一種頻率合成技術［2］。DDS把一系列數字量形式的信號通過數模轉換器(DAC)轉換成模擬量形式的信號。其基本原理是利用采樣技術和計算技術，通過數字合成來生成相對于固定參考時鐘頻率的可調頻正弦信號。

圖5 基本DDS合成原理圖

時鐘頻率給定后，輸出信號的頻率取決于頻率控制字，頻率分辨率取決于累加器位數。相位增量的大小隨外指令頻率控制字K的不同而不同，一旦給定了相位增量，輸出頻率也就確定了。ROM中存放的是經過采樣、量化處理后的某周周期性連續信號一個周期波形的幅度值，也就是與一個周期的相位采樣相對應的函數波形查表，不同的相位地址對這種周期信號的不同幅度值編碼。ROM輸出的幅度值編碼經DAC變成相應的階梯波，再經低通濾波器平滑后就可以得到所合成信號的模擬波形。

相位累加器的字長為N，則DDS的輸出頻率f0和頻率分辨率△fmin分別為:

只要N足夠大，便可得到很小的頻率分辨率;要改變DDS的輸出頻率，只要改變頻率控制字K即可。DDS輸出信號的幅度可以通過在ROM之后加入一個數字乘法器來實現，幅度控制字A起到對ROM所輸出的幅度值編碼進行加權的作用。由此可見，當DDS的相位累加器字長和相位加法器字長確定后，通過改變K、P、A就可以有效地控制DDS輸出的模擬信號的頻率、相位和幅度，這就是DDS技術的調制特性。

4.2 VHDL實現DDS的思路

在上述原理基礎上，設計了一個載波在10～15MHZ之間變化，頻率分辨率小于3HZ;調頻指數可變［4］最大頻偏大于10KHZ的調頻系統，在頻率控制下，載波的頻率在10～15MHZ之間以3.06HZ步進，頻率調制模塊實現對調頻指數和調頻頻偏的控制［5］;ROM為8位地址尋址，而相位累加器的字長采用10位。最高位用以區分正弦波的前，后半周期，“0”為前半周期，幅度值為正，“1”為后半周期，幅度值為負。次高位用以區分正弦波前，后半周期的前，后1/4周期，“0”為前1/4周期，尋址地址為相位累加器的低8位，“1”為后1/4周期，尋址地址為相位累加器低8位的取反。

圖6 DDS仿真數據

5 結語

噪聲調頻數字化系統的方案，使其相比傳統的模擬噪聲調頻方案具有全數字結構，速度快，可配置等優點。同時利用FPGA對系統方案進行了實現，并進行了相應的仿真分析和實驗測試。仿真結果驗證了其正確性和實用性，系統整體設計方案具有較好的實用價值。

［1］ 趙春暉，楊樹元.調制信號波形任意的直接數字頻率合成器的設計［J］.微計算機應用，2002(7):15－17.

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［3］ 牟勝海，楊曉東.一種基于FPGA的32位對數變化器的設計與實現。2007年，44卷第7期，1252－1258

［4］ 侯伯亨，顧新.VHDL硬件描述語言與數字邏輯電路設計(第一版)［M］.西安:西安電子科技大學出版社，1997.

［5］ 冷雪峰.基于FPGA/CPLD器件的FIR數字濾波器設計與仿真［C］.燕山大學，2004.