基于SPI接口ADC和FPGA的并行多通道同步采樣系統設計＊

顧 頡 胡生亮 李朝旭

（91388部隊93分隊1） 湛江 524022）（海軍工程大學電子工程學院2） 武漢 430033）

1 引言

并行多通道同步采樣是實現基于傳感器陣列的時延估計和目標定位的關鍵，在現有的數據采集系統中，通常采用單片機或DSP（數字信號處理器）作為CPU，控制ADC（模數轉換器）、存儲器和其他外圍電路的工作［1～3］，但基于單片機或DSP設計的數據采集系統都有一定的不足，均不適用于本文所述的基于傳感器陣列的時延估計和目標定位系統，原因如下：1）單片機的時鐘頻率較低，各種功能都要靠軟件的運行來實現，軟件運行時間在整個采樣時間中占很大的比例，效率低，難以適應波束成形和快速目標定位的要求；2）DSP的運算速度快，擅長處理密集的乘加運算，但實現復雜的外圍硬件邏輯控制時依然需要軟件編程實施，靈活性和可擴展性較差。

在高速數據采集方面，FPGA有單片機和DSP無法比擬的優勢。FPGA擅長并行處理，時鐘頻率高，內部時延小，全部控制邏輯由硬件完成，速度快、組成形式靈活，可以集成外圍控制、譯碼和接口電路；最主要的是FPGA可以利用EDA工具進行設計、綜合和驗證，加速了設計過程，縮短了開發周期，效率高而且擴充能力強。

而已有的基于FPGA的多通道同步信號采樣系統往往基于ADC＋多通道開關（也有集成化的含有多通道開關的 ADC，如 ADS8342／8361等）的方式［4～5］，這種方案在信號采樣時按時間片輪回，在波束成形時再做時間差補償，實現了時基“軟”同步，不僅結構復雜而且容易引入系統誤差，也無法實現多路信號的高速同步采樣［6］。本文針對垂直三陣元水聽器對目標定位的應用需求，采用FPGA和SPI串行接口ADC實現了一種多通道同步采樣方案，由FPGA并行同步控制多路SPI接口ADC的工作時序，實現了時基“硬”同步，具有結構簡單、速度快、擴展性好等優點，仿真和試驗驗證了設計方案的可行性。

2 一種多通道同步采樣系統的基本原理

一種常見的多路信號同步采樣方案如圖1所示［7］。圖1中的采樣脈沖（設采樣頻率為fs）由通道開關輪巡信號（設頻率為fclk）分頻得到，且兩者必須要保證嚴格的相位對準，這種方案通過多路信號復用同一個ADC的方式節約了系統成本，但是在基于傳感器陣列的時延估計和目標定位系統中應用時存在以下缺點：1）時延估值要經開關信號輪巡周期補償，增加了波束成形算法和時延估計算法的軟件復雜度；2）假設信號帶寬為fc，奎斯特采樣頻率fs＝5fc，則fclk將正比于采樣通道個數和fs，難以實現對傳感器信號的大通道高速同步采樣；3）圖1所示方案的可靠性瓶頸限制在通道開關處，并不具有較強的容錯性和魯棒性。若能夠實現fclk＝fs下的多通道同步采樣則可以避免以上問題。

圖1 一種多通道同步采樣系統的原理框圖

3 本文的多通道同步采樣的設計與實現

3.1 硬件電路設計

本文的被動聲目標定位系統通常需要長期處于值更狀態，對功耗、體積等需求較高，而SPI接口的ADC只需要三根信號線即可完成對輸入模擬信號的采樣，具有體積小、功耗低等優點，此類ADC常見于TI公司的 ADS8321、ADS8325、ADS7817、ADS7822等逐次逼近型AD轉換芯片［8］。以 MSOP-8封裝、16bit、差分輸入 ADC芯片 ADS8321為例，其100kHz采樣頻率下的典型功耗只有4.5mW，靜默狀態下的最大電流為3μA，適合于長期連續工作；且被動聲目標的寬帶輻射噪聲通常在10kHz以下的低頻段，SPI接口的ADC可簡單地通過改變驅動時鐘DCLOCK的方式獲得不同的奎斯特采樣頻率。

圖2所示為基于ADS8321的AD轉換及相關外圍電路設計，主要包含以下幾部分：

圖2 SPI接口ADC及外圍硬件電路設計

1）噪聲抑制及可調增益放大

2）傳輸線纜共模噪聲抑制

連接傳輸線纜的屏蔽層，以通用運放OPA602為核心組成噪聲抑制電路，用于抑制長距離傳輸線纜上的共模噪聲干擾［10］；

3）電壓基準

以基準電壓芯片REF3025為核心，并在輸出后級增加電壓跟隨器，提高其驅動能力，向多個ADC芯片提供高精度的2.5V基準電壓；

4）ADC接口電平轉換

以低電壓三態輸出高有效四總線緩沖門74LVC125為核心，向處于5V邏輯接口電平的ADS8321提供3.3V低電壓接口，以兼容FPGA、MCU等控制單元的接口電壓。

3.2 SPI接口ADC的FPGA驅動

圖3 SPI接口ADC的工作時序圖

3.3 多通道同步采樣的FPGA輔助功能設計

通常情況下，時延估計和目標定位都需要一定的時間累積增益，這就需要在FPGA內部或外圍電路中部署一定容量的采樣數據緩存空間。以三傳感器陣元被動聲目標定位系統為例，多通道同步采樣的FPGA結構原理圖如圖4所示。

圖4中所有ADC由同一個進程驅動，數據鎖存信號也來自于同一個進程，以保證嚴格的采樣時基對準，ADC的采樣結果在緩存中做串－并轉換后并行存儲到對應輸入通道的靜態存儲SRAM中；也可以采用多路信號復用單SRAM的方式，此時需要在ADC數據緩存后增加存儲器按段尋址和數據重組進程。按照圖4所示結構，當增加模擬輸入通道數時只需要在相應的地址、ADC驅動等總線后依次擴充硬件即可，并不需要改變FPGA的軟件設計，可擴展性較強。

圖4 本文的多通道同步采樣FPGA結構框圖

4 功能驗證

圖5 SignalTapⅡ嵌入式邏輯分析儀采樣波形

為進一步驗證FPGA和ADS8321實際硬件電路的運行情況，使用SignalTapII嵌入式邏輯分析儀同步觀察AD轉換后的2路正弦信號，如圖5所示（由于SignalTapII運行時需要占用FPGA片內寄存器資源，因此圖中只采集數據總線和地址總線的部分信號）。其中FPGA芯片選用ALTERA公司Cyclone系列的EP1C12，該芯片內含有2個PLLs、12060LEs及239616Total RAMbits。圖5中的信號SAMPLE＿DATA1和SAMPLE＿DATA2為SignalTapII捕獲到的2路800Hz正弦波形，存儲器寫使能信號SRAM＿WE和地址信號ADDRESS也能夠按預期時序輸出，且ADS8321的測試輸出信號s＿logic0＿beforeB15（即AD轉換數據前的一位零電平）也是正確的。

5 結語

本文給出了一種并行多通道同步采樣設計方案，該方案以SPI接口的AD轉換器和FPGA為核心，實現了并行多通道同步采樣的時基硬同步，具有結構簡單、速度快、可擴展性好等優點。波形仿真和SignalTapII嵌入式邏輯分析儀采樣驗證了設計的有效性。

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