并行數字匹配濾波器的設計

劉會紅

(中國電子科技集團公司第五十四研究所,河北石家莊050081)

0 引言

高速數據傳輸系統中,基帶數據速率可高達幾百兆,如果以傳統的串行方式對數據進行處理,接收機的工作時鐘頻率會很高,給硬件電路實現帶來了許多困難,尤其是對于處于接收機中工作時鐘頻率較高部分的數字匹配濾波器的實現。因此,針對高速數據傳輸系統,提出對匹配濾波器進行并行處理。有限脈沖響應(Finite Impulse Response,FIR)濾波器具有穩定、線性相位和對稱性的特點,是常用的數字濾波器結構,因此常用FIR濾波器來設計和實現匹配濾波器。

1 匹配濾波器原理

匹配濾波器是指輸出信噪比最大的最佳線性濾波器。若濾波器的輸出端能夠獲得最大信噪比,就能對受到高斯白噪聲干擾的信號進行最佳檢測,從而提高系統的檢測性能?！捌ヅ洹敝鉃闉V波器的沖激響應與所檢測的脈沖信號是相匹配的。

匹配濾波器的傳輸函數為:

式中,S*(ω)為輸入信號s(t)的頻譜函數S(ω)的復共軛。匹配濾波器的沖激響應為:

匹配濾波器的沖激響應是信號s(t)的鏡像信號s(-t)在時間上在平移t0。為了物理可實現匹配濾波器,一般選擇t0在信號終止的時刻,即t0=T,T為信號持續時間。

引起基帶數據傳輸系統產生比特差錯的另一個原因是傳輸符號間的碼間干擾。較為常用的滿足無碼間干擾條件的傳輸函數是具有升余弦特性的傳輸函數,它的時域表達式為:

式中,α為滾降因子,在(0,1)區間取值,α較大時,時域波形衰減快,振蕩小,利于減小碼間干擾和定時誤差,但系統占用頻帶寬,頻帶利用率低,帶內噪聲對信號影響增大。相反,α較小時,系統頻帶利用率提高了,噪聲干擾減小,但時域波形衰減慢了,對于碼間干擾和定時誤差影響加大。實際應用都會折衷選擇α。

而要得到最佳基帶傳輸系統,就要使發端成形濾波器和收端匹配濾波器都滿足平方根升余弦特性的。FIR數字濾波器具有線性相位和對稱特性,因此在實際中常用FIR濾波器結構實現成形/匹配濾波。

2 并行匹配濾波器算法分析

2.1 并行匹配濾波器原理

匹配濾波器進行并行處理的原理是,處理過程中有一些互不相關的運算,可以利用這一點進行并行處理運算。這種并行處理的實質,是對某些單元資源的復制。時域并行處理FIR匹配濾波器就是按上述原理進行的。以一個8階FIR濾波器為例,其串行直接型結構如圖1所示。

圖1 8階FIR濾波器直接型結構

輸入序列x(n)通過濾波器系統h(n)后的輸出為:

由于FIR濾波器的系數有對稱性,即

所以式(4)可以寫為:

若將輸入數據進行4路并行處理,并采用一些延時單元,其原理示意如圖2所示。

圖2 4路并行處理

這樣可以同時獲得x(n)到x(n+11)共12個數據,并根據式(5)可以同時獲得4個輸出:

2.2 時域并行匹配濾波器分析

時域并行處理可以降低輸入數據的速率,使濾波運算在較低的時鐘頻率上工作。但這種并行處理實質上主要是對數據與濾波器系數相乘運算單元的復制,反映到實際硬件上就是對乘法器資源的復制。所以,在應用這種并行處理方法時,要權衡所需要的時鐘頻率和硬件(或軟件)乘法器資源的耗費代價,適當選擇并行路數。

前面以8階濾波器為例子說明了時域并行處理FIR濾波器的原理,可將其推廣到更高階數和更多并行路數。設濾波器階數為N,并行路數為L,則式(6)可以簡化為:

由式(7)可見,濾波器階數越高,所需要的乘法器資源越多;并行路數越多,所需要的乘法器資源越多。雖然這種時域并行方式是以復制資源為代價,但在資源可滿足的條件下,這種并行處理方式確是一種簡單易行并可達到降低數據處理速度的方法。

8階濾波器時域并行處理算法用Matlab軟件進行了仿真測試,采用的是4路并行,并行處理的濾波器輸出與串行結構濾波輸出的誤差在10-14量級,誤差仿真結果如圖3所示。

圖3 并行處理算法和串行算法濾波輸出誤差

3 并行匹配濾波器的設計

隨著集成電路技術的快速發展,實現高性能高速率的數字濾波器成為現實。大規?，F場FPGA芯片內部有規整的內部邏輯陣列和豐富的連線資源,特別適合數字信號處理任務。隨著FPGA速度的不斷提高以及FPGA固有靈活性強的特點,基于FPGA實現的數字濾波器應用越來越廣泛。因此采用了FPGA來實現高速的并行數字匹配濾波器。

利用賽靈思(XILINX)公司的FPGA實現了16階并行匹配濾波器,能夠工作的時鐘頻率達到250 MHz。16階高速并行數字匹配濾波器主要由分路延遲鎖存模塊、乘系數模塊和相加輸出模塊組成。

分路延遲鎖存模塊將輸入數據按圖2原理進行1分4路,并延時鎖存一定的時鐘周期,為的是能得到并行運算的所有輸入數據。乘系數模塊將分路得到的數據與濾波器系數相乘,按照時域并行濾波算法,16階高速并行匹配濾波器應有4個乘系數模塊,相加輸出模塊將4路并行處理的結果相加即為濾波器輸出。

系統處理的數據速率較高時,數字匹配濾波運算速度的瓶頸就是乘法運算,在實現中采用FPGA內部的硬件乘法器,硬件乘法器處理速度可達上百兆,可以滿足數字匹配濾波運算速度的要求。在相加輸出模塊中,有很多上級模塊輸出數據要同時做加法,如果不加處理,運算延時很大,影響整個模塊的運算速度。所以要對多加數的加法運算采用流水線方式運算的方法,這樣能減小運算延時,保證運算結果的正確性。在相加輸出模塊的加法運算后的結果是一個幾十位的定點數,要根據仿真估算和實際試驗選擇截取位數。

在FPGA布局布線中要仔細調整布局布線的延時,以便能達到工作時鐘頻率的要求。可以采取對一些數據進行適當的鎖存,或者對某些延時較大的線進行時序約束,以便能夠滿足工作時鐘頻率的要求。

16階高速并行數字匹配濾波器在FPGA布局布線后,占用了934個的寄存器或鎖存器,使用了7個18×18的硬件乘法器,同時使用了一個數字時鐘管理器模塊。

用硬件描述語言(VHDL)編寫了并行數字匹配濾波器的程序代碼,并下載到硬件平臺進行了性能測試。在工作的時鐘頻率為250 MHz時,采用并行處理實現的數字匹配濾波器的系統要比使用模擬匹配濾波器的系統性能提升了1 dB,性能曲線圖如圖4所示。

圖4 并行數字與模擬濾波器性能比較

4 結束語

在數字信號處理當中,數字匹配濾波器是一種重要的基本電路。用來對信號進行過濾、檢測與參數估計等處理,在通信、圖像、語音和雷達等許多領域都有著十分廣泛的應用,隨著數字信號處理的速度越來越高,對數字匹配濾波器的處理速度要求也越來越高,而基于時域并行處理的數字匹配濾波器方法簡便、易行,因此在高速數字信號處理中將有很好的應用前景。

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