90 nm CMOS工藝下p+深阱摻雜濃度對電荷共享的影響*

劉凡宇 劉衡竹 劉必慰 梁 斌 陳建軍

(國防科技大學計算機學院微電子與微處理器研究所，長沙 410073)(2010年4月15日收到;2010年7月24日收到修改稿)

90 nm CMOS工藝下p+深阱摻雜濃度對電荷共享的影響*

劉凡宇 劉衡竹 劉必慰 梁 斌 陳建軍

(國防科技大學計算機學院微電子與微處理器研究所，長沙 410073)(2010年4月15日收到;2010年7月24日收到修改稿)

基于3維TCAD器件模擬，研究了90 nm CMOS雙阱工藝下p+深阱摻雜對電荷共享的影響.研究結果表明:改變p+深阱的摻雜濃度對PMOS管之間的電荷共享的影響要遠大于NMOS管;通過增加p+深阱的摻雜濃度可以有效抑制PMOS管之間的電荷共享.這一結論可用于指導電荷共享的加固.

電荷共享，單粒子效應，p+深阱摻雜，雙極晶體管效應

PACS:61.80.Jh，61.72.U － ，85.30.De，87.64.Aa

1.引 言

當輻射環境中的高能粒子轟擊半導體器件靈敏區時將會引起單粒子效應(single event effect，SEE)［1，2］. 長期以來，國內外學者對單粒子效應進行了大量深入研究［3—7］:Levinson等結合模擬和實驗，發現質子誘導的單粒子閂鎖(single event latchup，SEL)與 單 粒 子 翻 轉 (single event upset，SEU)的機理有很大不同;Schrimpf等通過準確描述大量單個粒子反應的方法準確預測了單粒子效應的軟錯誤率;劉征等［7］采用 TCAD模擬發現深亞微米下雙極晶體管效應在單管單粒子瞬變(single event transient，SET)電流脈沖中占主要成分.這些研究對抗輻照加固有重要的指導意義.

隨著工藝尺寸的不斷縮小，單粒子引起的電荷共享問題變得越來越嚴重，已經成為了國際上備受關注的可靠性問題［8］.電荷共享 (charge sharing)是指單粒子轟擊產生的電荷同時被多個敏感節點收集.電荷共享能導致系統的軟錯誤率增加，加大抗輻照加固的難度［9］.文獻［10］研究了雙阱工藝下器件距離、粒子的LET以及晶體管類型對電荷共享的影響，并用激光第一次實現了電荷共享實驗.文獻［11］通過3維 TCAD模擬發現130nm CMOS雙阱工藝下溫度的升高會導致電荷共享加重，進而導致 SRAM單元MBU閾值降低.文獻［12］通過數值模擬得出，深亞微米下電荷共享的機理主要包括漂移、擴散和雙極晶體管效應.

p+深阱摻雜濃度對電荷共享的影響目前還沒有相關研究.有研究證實，重摻雜的p+深阱可以提高SRAM 單元的 SEU翻轉閾值［13］.通常，p+深阱對器件的I-V特性影響不大，卻能有效減少襯底對阱電勢影響［14］.而阱電勢又是影響漂移、擴散和雙極晶體管效應最重要的因素.因此，通過研究不同p+深阱摻雜濃度下的電荷共享的變化趨勢，有助于我們通過改變p+深阱摻雜濃度達到抑制電荷共享的目的.

本文基于90 nm CMOS雙阱工藝，在不同的p+深阱摻雜濃度下進行了 TCAD 3維器件模擬，分別研究了p+深阱摻雜濃度對 PMOS管之間以及對NMOS管之間電荷共享的影響，發現 p+深阱摻雜濃度對電荷共享的影響主要是增大或減小襯底電荷收集，進而增強或減弱雙極晶體管效應.這對于電荷共享的建模和加固具有重要的指導作用.

2.模擬設置

2.1.TCAD模型校準

模擬中使用了兩種電路結構:1)兩個輸入為“0”反相器:兩NMOS漏端相鄰并采用3維器件模型，而兩PMOS管采用電路模型，如圖1所示，2)兩個輸入“1”反相器:兩 PMOS漏端相鄰并采用3維器件模型，而兩NMOS管采用電路模型.這兩種電路結構都廣泛地存在于各種電路設計中.器件模型的p阱雜質為硼，而 n阱雜質為砷.通過調整漏輕摻雜(LDD)濃度、閾值電壓(VT)注入和源漏摻雜的濃度等工藝參數，對NMOS和PMOS器件模型進行了工藝校準.該模型獲得了與90nm CMOS雙阱工藝相一致的電流電壓特性曲線(Ids－Vds)，如圖2所示.

圖1 電荷共享模擬使用的NMOS管器件結構

2.2.模擬建立

模擬中，我們采用 Synopsys公司的 Sentaurus TCAD構建了3維器件模型.NMOS管和PMOS管的尺寸分別為:Wn∶Ln=200 nm∶90 nm 和 Wp∶Lp=480 nm∶90 nm.管子間距為 140 nm，阱接觸距NMOS和PMOS的距離為280nm，使用STI隔離兩個晶體管.工作電壓設置為1.2 V.

重離子轟擊的 LET值為10 MeV·cm2/mg，并在軌跡上保持不變.粒子軌跡的深度和半徑分別為5 μm 和 0.05 μm. 這與 SRIM(stopping and ranges of ions in matter)軟件得到的Cl離子入射硅的輻射參數相當.假定粒子轟擊的位置為漏極的中心，且垂直轟擊器件結構的表面.

圖2 90 nm CMOS工藝校準獲得的ID-VD曲線 (a)NMOS;(b)PMOS

使用的物理模型包括:1)Fermi-Dirac統計;2)禁帶變窄模型;3)摻雜相關的SRH復合和Auger復合;4)摻雜、電場和載流子濃度對遷移率的影響;5)轟擊的重離子是采用 Gaussian分布建模，且Gaussian時序分布有0.25 ps的延遲;6)流體動力學模型用來模擬載流子輸運.如果沒有其他特別指定，其他的模型和參數為Sentaurus TCAD默認.

在混合模擬中，使用的 SPICE集約模型是BSIM3V3.晶體管的尺寸與器件模型一樣.其他重要的尺寸(如源區/漏區面積，p阱接觸面積，p阱接觸與主器件的距離等)是由版圖規則設定.

下面的討論中，我們將使用文獻［12］中定義的概念.直接被粒子轟擊的器件稱為主器件，而發生電荷共享的器件稱為從器件.將校準的p+深阱摻雜濃度作為基準，然后改變摻雜濃度的峰值，進行模擬并比較結果.表1給出了模擬中使用的最大和最小p+深阱摻雜濃度峰值.

所有的模擬都是在16核心128G內存的高性能服務器上運行的.整個器件模擬的面積為10 μm ×10 μm ×5 μm，且器件模型包含 100，000—150，000個網格點.8個線程的器件模擬的平均時間大約為1天.

表1 電荷共享模擬中使用的p+深阱濃度值

3.模擬結果及分析

3.1.NMOS

對NMOS而言，圖3顯示了在不同p+深阱摻雜濃度下主NMOS的漏端電流.圖4顯示了不同p+深阱摻雜濃度下從NMOS的漏端和源端電流.

p+深阱摻雜濃度從 5×1017cm－3增大到5×1018cm－3，主NMOS電荷的收集變化很小，如圖3所示.比較圖3和圖4(a)，p+深阱摻雜濃度的變化對從NMOS漏端電荷收集的影響要略大于主NMOS.

圖3 不同p+深阱摻雜濃度下主NMOS漏端電流(Active Drain，即主器件漏極;Passive Drain，即從器件漏極;Active Source，即主器件源極;Passive Source即從器件源極)

3.2.PMOS

對PMOS而言，圖5顯示了不同p+深阱摻雜濃度下主PMOS的漏端電流.不同p+深阱摻雜濃度下從PMOS的漏端和源端電流則如圖6所示.

圖4 不同p+深阱摻雜濃度下從NMOS漏端和源端電流 (a)漏端;(b)源端

圖5 不同p+深阱摻雜濃度下主PMOS漏端電流

根據圖3和圖5，p+深阱的摻雜濃度對主PMOS漏端電流的影響較主NMOS大.對主PMOS漏結而言，隨著p+深阱的摻雜濃度的增加，電流脈沖持續時間減少，如果采用國際上通用的半高寬(電流峰值的一半)作為電流脈沖寬度，則當p+深阱摻雜濃度從5×1017cm－3增大到5×1018cm－3時，電流脈沖寬度從0.22 ns減小到0.14 ns，約降低36%;對從 PMOS漏結而言，漏端和源端的電流峰值和持續時間都降低，故漏端收集的電荷和源端注入n阱的電荷也降低.當 p+深阱摻雜濃度從5×1017cm－3增大到5×1018cm－3時，漏端收集的電荷從11.1 fC減少到3.62fC，約降低67%;源端注入n阱的電荷從14.8 fC減少到3.76 fC，約降低74.6%.總之，p+深阱摻雜濃度的變化對PMOS電荷共享的影響要遠大于NMOS.

圖6 不同p+深阱摻雜濃度下從PMOS漏端和源端電流 (a)漏端;(b)源端

4.討 論

影響電荷共享的機理主要有兩個:一是漂移擴散;二是雙極晶體管效應.區分摻雜對這兩種機理的影響是重要的.前人的研究證實［12］，NMOS的電荷共享機理主要是擴散，而PMOS則主要是雙極晶體管效應.從電離軌跡到從器件漏極附近的電荷擴散幾乎不受p+深阱摻雜的影響;但襯底的電荷收集顯著地受到p+深阱濃度的影響，進而影響阱電勢擾動，從而對雙極晶體管效應產生影響.下面我們將從理論上探討p+深阱對電荷共享的影響.

4.1.對電荷產生的影響

雜質濃度對電荷產生的影響主要是禁帶變窄.雜質濃度與禁帶變窄的關系為［15］

其中，Eref和 Nref是材料參數，Oldslotboom模型默認為 9.0 ×10－3eV 和 1.0 ×1017cm－3，Ntot是摻雜濃度.每產生一對電子空穴需要能量ε為［16］

故p+深阱摻雜濃度從5×1017cm－3增大到5×1018cm－3，ε從3.51 eV減小到3.35 eV，約降低4.6%.p+深阱摻雜的改變對電荷產生的影響可以忽略.

圖7 PMOS和NMOS的垂直剖面圖 (a)PMOS管的n+-p-p+-p－結構;(b)NMOS管的 p+-n-p+-p－結構

4.2.對PMOS電荷共享的影響

對于PMOS，P漏、n阱、p+深阱和襯底構成 p+-N-p+-p－結構，該結構由兩個pn結和一個濃度結構成，如圖7(a)所示.重離子轟擊前，P漏電勢為低電平，n阱接高電平，襯底接地.根據文獻 ［17，18］，重離子轟擊主PMOS后將在其軌跡上發生漏斗收集過程，這個過程與電勢分布有關:電離的電子將向高電勢漂移，空穴將向低電勢漂移.因此，n阱將收集電子，而襯底和 P漏將收集空穴.又根據文獻［17，19］，襯底濃度越高，其與阱形成的結耗盡區寬度越窄，電荷收集也越少.對于 p+-n-p+-p－結構，增大p+深阱濃度，相當于增大襯底濃度.因為 n阱摻雜濃度為1×1017cm－3，p+深阱 －n阱結為 pn結，所以當 p+深阱濃度從 5×1017cm－3增大到 5×1018cm－3，n阱 －p+深阱結耗盡區明顯變窄，因而漏斗收集過程中襯底對空穴的收集變少，n阱對電子收集變少，即襯底對電子收集增多［17］.圖8顯示了重離子轟擊50ps后垂直從PMOS漏極中心方向的電子和空穴的濃度.隨著 p+深阱濃度增大，n阱內電子濃度降低.圖9顯示了不同 p+深阱摻雜濃度下NMOS和PMOS的襯底收集的電子空穴量.對PMOS而言，當 p+深阱摻雜濃度從5×1017cm－3增大到5×1018cm－3時，襯底收集的電子從158 fC增加到211 fC，約增加33.5%，而空穴從475 fC減小到390 fC，約降低17.9%.因此，對 PMOS而言，隨著 p+深阱摻雜濃度的增加，襯底收集的電子增多，空穴變少.

圖8 重離子轟擊50 ps后，三種 p+深阱摻雜濃度下，垂直從PMOS漏極中心方向的電子和空穴濃度 (a)電子;(b)空穴

隨著p+深阱濃度增加，襯底收集空穴變少、n阱內電子濃度降低，n阱的電勢擾動將變小［19］，雙極晶體管效應也就變弱了，如圖10所示.下面我們將討論p+深阱摻雜濃度對PMOS雙極晶體管效應的影響是主要的.雙極晶體管效應，指重離子的轟擊引起阱電勢的擾動，導致開啟寄生雙極型晶體管，從而使源區向阱區注入少數載流子(對 NMOS而言注入的是電子，對PMOS而言是空穴)，增大漏極電荷的收集.為了分析p+深阱摻雜對雙極晶體管效應的影響，在原模擬電路結構的基礎上，去掉從器件的源注入和柵極，這樣從器件就變成一個二極管.目前國際上很多學者都采用無源端器件來研究電荷收集中的雙極晶體管效應［7，10—12］. 無源端器件與有源端器件相比，沒有橫向寄生晶體管，因此去除了雙極晶體管效應.

圖9 NMOS和PMOS襯底收集的電子和空穴隨p+深阱摻雜濃度的變化 (a)電子;(b)空穴

圖10 重離子轟擊50 ps后，不同 p+深阱摻雜濃度(5×1017cm－3，1×1018cm－3和 2×1018cm－3)下垂直從 PMOS的源極中心方向的電勢

圖11 不同 p+深阱摻雜濃度(5×1017cm－3，1×1018cm－3和2×1018cm－3)下無源端的從NMOS和從PMOS的漏端電流

圖11(b)顯示了無源端的從PMOS在三種p+深阱摻雜濃度下的漏端電流.比較圖6和圖11(b)，隨著 p+深阱濃度的變化，從 PMOS在有源端的情況下比無源端的情況下電流的變化要大得多.根據前面的分析，我們知道，無源端器件與有源端器件最大的區別是:有源端器件存在雙極型晶體管效應.這就證實了 p+深阱摻雜濃度主要通過影響PMOS的雙極晶體管效應來影響其電荷共享.n阱電勢擾動降低，雙極晶體管效應變小，故漏端電荷收集減少，而無源端的從PMOS由于去除了雙極晶體管效應，因而從PMOS漏端電荷收集隨p+深阱濃度變化不明顯，如圖12.

總之，增大p+深阱濃度，襯底收集電子增多、空穴減少，而n阱內電子濃度降低，從而導致n阱電勢擾動減小，雙極晶體管效應減弱，而PMOS電荷共享的主要機理是雙極晶體管效應，所以從PMOS漏端收集電荷減少.

4.3.對NMOS電荷共享的影響

圖12 在有源端和無源端情況下NMOS和PMOS漏端收集電荷隨p+深阱濃度的變化

對于NMOS，N漏、p阱、p+深阱和襯底構成 n+-p-p+-p－結構，該結構由一個pn結和兩個濃度結構成，如圖7(b)所示.重離子轟擊前，N漏電勢為高電平，p阱和襯底接地.因此，大量電子將被N漏收集，而空穴大部分將被p阱接觸收集，少部分被襯底收集［17］. 同樣根據文獻［17，18］，由于襯底摻雜濃度為 1×1016cm－3，p阱摻雜濃度為 1 ×1018cm－3，所以當 p+深阱濃度從 5×1017cm－3增大到 5×1018cm－3，兩個濃度結的耗盡區變化很小;又根據文獻［19］，p+深阱濃度對 NMOS 的 n+-p-p+-p－結構的電場擾動很小，因此p+深阱濃度變化對襯底電荷收集影響不大，如圖9所示.對NMOS而言，當p+深阱摻雜濃度從 5×1017cm－3增大到 5×1018cm－3時，襯底收集的電子從 410 fC減少到 397 fC，約降低3.2%，而空穴從 324 fC減少到 315 fC，約降低2.8%.因此，p+深阱濃度對 NMOS襯底電子空穴的收集的影響基本可以忽略.

圖13 重離子轟擊50 ps后，不同p+深阱摻雜濃度下垂直從NMOS的源極中心方向的電勢

隨著p+深阱濃度的增加，NMOS襯底對電子空穴的收集影響不大，p阱內電子和空穴的濃度變化也不大，p阱電勢擾動也不大［19］.圖13給出了三種p+深阱摻雜濃度下垂直從PMOS的源極中心方向的電勢.下面我們說明p+深阱摻雜濃度對從轟擊軌跡上擴散到被從NMOS漏端收集的電荷沒有影響.圖11(a)顯示了無源端的從NMOS在三種p+深阱摻雜濃度下的漏端電流.比較圖4和圖11(a)，在有源端和無源端兩種情況下，從NMOS電荷收集變化不大.又由圖12知，有源端和無源端的從 NMOS漏端電荷收集隨著p+深阱摻雜濃度的增加變化都不大.且NMOS電荷共享的主要機制是擴散，因此p+深阱摻雜濃度對電荷擴散影響不大，進而對NMOS電荷共享影響也不大.綜上所述，p+深阱摻雜濃度改變基本不會改變NMOS襯底的電荷收集，因而對p阱電勢擾動也很小，加之p+深阱摻雜對電荷擴散沒有影響，所以p+深阱摻雜濃度對NMOS的電荷共享影響很小.

5.結 論

本文研究了90nm CMOS雙阱工藝下p+深阱摻雜濃度對電荷共享的影響.通過TCAD 3維模擬，發現p+深阱的摻雜對PMOS電荷共享的影響比NMOS大得多，這是因為p+深阱摻雜會影響襯底電荷收集，進而影響雙極晶體管效應.更大的p+深阱摻雜濃度將會有更大的襯底電子收集、更小的空穴收集，從而導致更弱的雙極晶體管效應.因此，為了抑制PMOS的電荷共享，我們可以適當增大p+深阱摻雜濃度.

目前電荷共享的加固主要通過版圖技術來實現，如添加保護環，增大阱接觸等，這些技術都增加了面積和功耗［18］.調整 p+深阱摻雜不僅解決了這一難題，同時又不使工藝變得復雜.3維數值模擬可以分析p+深阱摻雜對電荷共享的影響機理，還可以利用該結論指導電荷共享的加固，為宇航級集成電路的設計和制造提供理論支持.

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PACS:61.80.Jh，61.72.U － ，85.30.De，87.64.Aa

Effect of doping concentration in p+deep well on charge sharing in 90nm CMOS technology*

Liu Fan-Yu Liu Heng-Zhu Liu Bi-Wei Liang Bin Chen Jian-Jun
(Computer School，National University of Defense Technology，Changsha 410073，China)(Received 15 April 2010;revised manuscript received 24 July 2010)

This paper deals with the effect of doping concentration in p+deep well on charge sharing in 90nm dual well CMOS technology.TCAD simulation results show doping concentration in p+deep well has a more significant effect on charge sharing in PMOS tube than in NMOS tube.By increasing doping concentration of p+deep well appropriately，the charge sharing in PMOS can be restrained effectively，which is useful for reinforcing the charge sharing.

charge sharing，SEE，p+deep well doping concentration，bipolar amplification effect

*國家自然科學基金重點項目(批準號:60836004)，國家自然科學基金(批準號:61006070)資助的課題.

E-mail:liufanyu986412@hotmail.com

*Project supported by the Key Program of National Natural Science Foundation of China(Grant No.60836004)，the National Natural Science Foundation，China(Grant No.61006070).

E-mail:liufanyu986412@hotmail.com