數(shù)字單板中如何正確使用磁珠

摘要：本文首先分析了磁珠的基本工作原理，通過基本原理分析了磁珠的適用場合。其次提出了一種芯片電源噪聲預(yù)算方法。最后描述了使用磁珠進行電源濾波可能會存在的諧振隱患，并針對這個問題提出了有效的解決方法。簡單介紹文章的主要內(nèi)容、核心思想。

關(guān)鍵詞：磁珠 諧振 方法

磁珠在數(shù)字單板中的應(yīng)用主要可以分為兩種場合：濾除信號線上的噪聲或者濾除電源的高頻噪聲，前一種應(yīng)用目前在高速單板中應(yīng)用的比較少，本文主要討論后一種應(yīng)用。

目前在磁珠的使用上普遍存在兩種傾向，其中一種認(rèn)為使用磁珠只有好處沒有壞處，而且占用不了多少電路板空間，那么所有的電源都加，輸入輸出都加。另一種傾向恰恰相反，由于在某些應(yīng)用場合加入磁珠以后，電源的噪聲反而變得更大，而將磁珠換成0Ω電阻以后，紋波噪聲則恢復(fù)到正常水平，這樣就造成有些工程人員認(rèn)為磁珠沒有什么用處，加上反而壞事，刻意不使用磁珠。

在磁珠在被誤用的某案例中，電源輸入端10mV，170kHz的紋波造成了用電芯片電源管腳處250mV的紋波。設(shè)想我們使用的電源開關(guān)頻率造成的紋波恰好在此頻率附近，那么此時的磁珠不再是噪聲的衰減器，而是噪聲的放大器。

1 磁珠模型分析

磁珠的生產(chǎn)廠家一般給出的模型中，磁珠的總阻抗由電感部分和電阻部分組成，但需要注意的是這兩種成分都是頻率的函數(shù)，電感表示才特定頻率下形成的電感量，而電阻表示特定頻率下的電阻值。

磁珠總阻抗可以表示為：

C1為磁芯系數(shù)。

磁性材料在不同頻率下表現(xiàn)出的特性是不同的，一般而言，隨著頻率的升高，磁導(dǎo)率會降低，對外表現(xiàn)為電感量下降；與此同時，由于磁滯損耗，渦流效應(yīng)，趨膚效應(yīng)的影響，磁芯的損耗會增大，對外表現(xiàn)為電阻成分增加。為了將磁導(dǎo)率和損耗兩部分因素統(tǒng)一表示，引入了復(fù)磁導(dǎo)率這個概念，即μ=μs′-jμ′′s。μ稱為復(fù)磁導(dǎo)率，μs′稱為實磁導(dǎo)率，μ′′s稱為虛磁導(dǎo)率。從物理意義上來講，實磁導(dǎo)率同一般意義上的磁導(dǎo)率一樣，表示磁通密度與磁場強度的比值，而虛磁導(dǎo)率則表示磁性材料中的磁損耗。

下圖給出了一個可以用于仿真的磁珠模型，通過選取合適的參數(shù)，用它模擬出的特性曲線可以和磁珠Datasheet中的特性曲線很好的擬合。

Rbead表示磁珠的直流阻抗，Lbead表示磁珠的電感成分，Rpar表示磁珠的損耗，Cpar表示磁珠的寄生電容。

根據(jù)上述磁珠模型，我們可以將磁珠的阻抗曲線分為三個部分：

紅色部分：在低頻部分，磁珠中的電感部分起主要作用，整個磁珠的阻抗隨著頻率的升高而升高。

Z=jωL

綠色部分：隨著頻率的升高，在Rpar=jωL這一點之后，Rpar逐漸起主要作用，整個磁珠對外界表現(xiàn)的就像一個電阻。

Z=Rpar

黃色部分：頻率繼續(xù)升高，當(dāng)Cpar的阻抗下降到與Rpar一個數(shù)量級時，也就是R=1/jωC這一點之后Cpar會在整個系統(tǒng)中逐漸起主導(dǎo)作用，這時整個磁珠對外界表現(xiàn)的就像一個電容。

Z=1/jωC

這三段曲線中的第一段，也就是紅色部分需要我們特別注意。因為此時磁珠表現(xiàn)為一個電感，它和去耦電容配合會在特定的頻點上產(chǎn)生串聯(lián)諧振，在此頻率附近的任何噪聲都會被放大，對通過磁珠供電的晶振，PLL等電路產(chǎn)生致命的影響。

第二段是磁珠真正起作用的部分，此頻率范圍的通過磁珠的能量大部分都以磁損的形式被轉(zhuǎn)換成了熱能。這也正是為什么大部分磁珠的參數(shù)都被表示成“XXΩ@100MHz”的原因。

2 磁珠的諧振

如前所述，雖然我們可以將磁珠看作一個阻值隨著頻率變化的電阻，但是在磁珠的阻抗從直流阻抗上升到工作阻抗的這一段中它還是表現(xiàn)為一個電感（上例中為1MHz到30MHz），如果對此處不做特殊的處理，很容易使磁珠和濾波電容發(fā)生諧振。

以某單板FPGA電源VCCD_PLL為例，按照供應(yīng)商的推薦選取去耦電容后，對濾波網(wǎng)絡(luò)進行仿真分析，發(fā)現(xiàn)在300K左右，在諧振引起的尖峰處阻抗達(dá)到了50歐姆以上，而此電源的目標(biāo)阻抗為3.65Ω。我們可以繼續(xù)進行分析，看看時域中會出現(xiàn)什么情況。

300K左右是很多電源模塊的工作頻率，我們可以保守的假設(shè)BULK電容的濾波效果足夠好，電源紋波到達(dá)磁珠的時候只有10mV的幅度，此時，我們可以看看VCCD_PLL上會發(fā)生什么情況。通過仿真發(fā)現(xiàn)，10mV的紋波被放大到了200mV左右，此時濾波網(wǎng)絡(luò)不是在對噪聲進行衰減，而是在放大，PLL顯然已經(jīng)不能正常工作了。

3 解決方法

為了抑制磁珠與電容的諧振，我們有必要從串聯(lián)諧振的基本原理出發(fā)進行分析。

串聯(lián)諧振電路的回路的總阻抗可以表示為：

諧振發(fā)生的條件為：

也就是說，在電容和電感的的阻抗相同的時候會發(fā)生諧振，從阻抗曲線圖上看，就是電感的上升沿和電容的下降沿交叉點位諧振點。

如果我們破壞了諧振的條件，諧振就不會發(fā)生了。有兩個辦法：一是使兩條線永遠(yuǎn)不要交叉，這顯然是不可能的。二是讓兩條線交叉是其中一種器件處于阻性區(qū)。磁珠的阻性區(qū)處于30MHz以上，此時如果讓電容下降沿與其交叉，則30MHz一下的區(qū)域阻抗早已超過了目標(biāo)阻抗。這樣我們只能選擇使磁珠的阻抗上升邊和電容的阻性區(qū)域交叉。

陶瓷電容的ESR都在mΩ級別，所以阻性區(qū)都是很狹窄的，表現(xiàn)為一個向下的尖峰。而鉭電容的ESR一般較大，在1Ω到0.1Ω左右。所以我們有兩個選擇：在磁珠后的增加一個大ESR的鉭電容，或者使用一個陶瓷電容，同時串聯(lián)一個歐姆級別的電阻，人為增大陶瓷電容的ESR。由于鉭電容體積較大，而芯片的PLL供電路數(shù)一般都比較多，出于面積的考慮，可以優(yōu)先選擇后一種方案。

下圖為對各種串阻值進行掃描的結(jié)果，對最終效果，器件體積等因素進行綜合權(quán)衡以后，選擇了0.5歐姆串阻（粉紅色曲線）。可以看到，經(jīng)過處理后VCCD_PLL的阻抗曲線已經(jīng)遠(yuǎn)遠(yuǎn)低于目標(biāo)阻抗。

4 實踐情況及效果評價

通過本文所描述的分析方法以及處理措施，可以在單板設(shè)計前期對于敏感電源的噪聲進行合理的預(yù)算，并有效的發(fā)現(xiàn)并且抑制使用磁珠供電過程中可能引起的諧振現(xiàn)象，保證單板工作的可靠性。

本文描述的方法適用于所有存在敏感電源或使用磁珠進行供電濾波的電路板，建議在新單板設(shè)計時均使用此方法進行分析，提高單板設(shè)計的質(zhì)量。

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請以PDF格式閱讀原文