基于NoC的圖像采集系統設計*

許川佩，占來龍，任智新

（桂林電子科技大學 電子工程與自動化學院，廣西 桂林 541004）

NoC（Network on Chip）的核心思想[1]是將計算機網絡技術移植到集成電路設計中，從體系結構上徹底解決片上通信的瓶頸問題及時鐘問題。它充分借鑒了分布式計算機系統的通信方式，用路由和分組交換技術替代傳統的總線通信方式。結構化的網絡連線[1]可以更好地控制連線的電氣參數，提供更高的帶寬，支持多重的并行通信等。此外，NoC還具備數據處理量大、多任務并行計算、架構易擴展及靈活性強等特點。

本設計是在NoC系統上實現實時圖像采集、壓縮、解壓縮、存儲和VGA顯示等功能，利用FPGA的內部資源設計靈活的邏輯控制，完成高速大容量數據采集的存儲和傳輸。本文提出的設計方案可以在選用成本低、操作簡單的靜態RAM的情況下，實現實時大容量數據存儲需求。在 EDA（Electronic Design Automation）軟件中進行了仿真驗證，并在DE2開發板上實現高速實時圖像采集和處理。

1 系統總體方案設計

NoC系統借鑒并移植計算機網絡通信中的概念和方法[1]，用于多個核或 IP（Intellectual Property core）的集成。圖1是NoC的示意圖。

圖1 NoC示意圖

NoC系統由交換節點（Switch）、資源節點（Resource）和資源網絡接口（Resource-Network Interface）3個基本部分組成[1]。交換節點負責資源節點之間的信息交換，資源節點可以是處理器、存儲器、可編程邏輯器件、輸入輸出設備等。交換節點通過互連線按照拓撲結構組成網絡的物理架構，資源節點則通過RNI與交換節點相連。狹義的NoC指的就是僅由交換節點構成的網絡。

本設計在NoC網絡上實現實時圖像采集系統，在FPGA上利用2個NIOSⅡ核實現NoC系統上的2個資源節點，實現圖像采集的基本功能。其中，1個NIOSⅡ實現采集壓縮功能，1個NIOSⅡ核實現解壓顯示功能。系統由攝像頭、NIOSⅡ 1、資源節點 1、路由節點 1、路由節點2、資源節點2、NIOSⅡ 2、SDRAM乒乓存儲器和VGA顯示等模塊組成。系統的工作流程如圖2所示。

圖2 圖像采集系統工作流程

圖像采集系統工作流程是：先對OV9650的寄存器進行配置，然后從攝像頭模塊中接收YUV422格式的數據，由NIOSⅡ 1對接收的數據進行JPEG壓縮，壓縮的數據發送到資源節點1，再發送到路由節點1上，由路由器把數據發送到目的路由節點2上，再經資源節2發送到NIOSⅡ 2中，由NIOSⅡ 2進行JPEG解壓縮，進行VGA顯示，VGA顯示的緩存采用SDRAM乒乓緩存。

2 圖像采集系統的模塊設計

2.1 攝像頭控制模塊

攝像頭控制模塊的功能是采集圖像數據。OV9650攝像頭包括CMOS攝像頭和圖像處理芯片OV9650。用VerilogHDL硬件描述語言編寫SCCB總線控制器，OV9650是通過SCCB總線 （SCCB總線的示意圖如圖3所示，SCL是時鐘信號線，SDA是數據線）對其寄存器進行配置的。時鐘頻率設置為24 MHz，按照其時序完成對OV9650攝像頭的初始化配置工作。配置OV9650攝像頭的工作模式為 VGA 640×480視頻格式， 以 YUV4：2：2數據流輸出，視頻速率為15 f/s。采集到的 YUV4：2：2格式的數據送到JPEG編碼器中進行編碼，把編碼的數據進行打包，發送到緩沖器中，等待路由節點的信號，通過路由器發送到目的資源節點。

圖3 SCCB的示意圖

2.2 NIOSⅡ 1模塊

NIOSⅡ 1模塊由SoPC構建硬件框架[2]，再在NIOSⅡ IDE中進行軟件程序編寫。NIOSⅡ 1的功能是接收攝像頭的數據，對圖像數據進行JPEG壓縮。

JPEG編碼算法可以用失真的壓縮方式來處理圖像，但失真的程度卻是肉眼所無法辯認的，這也就是為什么JPEG會有如此滿意的壓縮比例的原因。它的壓縮一般過程是：首先使用正向離散余弦變換FDCT（Forward Discrete Cosine Transform）把空間域表示的圖像變換成頻率域表示的圖像，然后使用加權函數（此加權函數對于人的視覺系統是最佳的）對DCT系數進行量化，最后對量化系數進行編碼。JPEG編碼器流程圖如圖4所示。

圖4 JPEG編碼器流程

2.3 通信節點發送模塊

通信節點發送模塊有兩個作用，一是把4個8 bit數組成32 bit數輸出，二是對要發送的數據進行組包。組包協議是：第一包僅包含要發送的包數、發送包的類型、數據發送的資源節點的地址和要接收數據的資源節點的地址、校驗位；后面的包包含此包的包號、包的長度、要發送的數據、校驗位。資源節點1的模塊圖如圖5所示。

圖5 資源節點1模塊圖

clk_100M是輸入時鐘，clk_50M是輸出時鐘，reset是復位信號線，b[11..0]是應用系統發送的數據信號，port_av1是路由節點的請求信號線，ou是應用的請求信號線，data_to_sin1[31..0]是輸出信號線，flit_head是頭 flit信號線，wren寫信號線，readen是讀信號線。該模塊的功能是銜接應用系統與路由節點，使得它們之間可以進行通信。

2.4 路由節點

路由單元包括交換開關以及東、南、西、北、本地 5個方向的端口鏈路控制模塊。交換開關負責路由單元內部各端口鏈路之間的數據交換。本地方向模塊與本地的資源節點相連，負責轉發本地資源節點發出以及接收的數據，另外4個方向模塊與其他路由節點連接。由于2D-Mesh拓撲結構具有對稱特性，因此路由單元東、南、西和北這4個方向的端口具有相同的電路結構。每個方向端口由輸入虛通道選擇模塊、輸入虛通道緩存模塊、路由控制模塊、請求仲裁模塊和輸出模塊幾部分組成。

2.5 通信節點接收模塊

通信節點接收模塊是通信節點發送模塊的逆過程，其有兩個作用，一是把一個32 bit數分解成8 bit數輸出，二是對要接收的數據進行解包，解包協議是組包協議的逆過程。資源節點2實現如下：

2.6 NIOSⅡ 2模塊

NIOSⅡ 2模塊由SoPC構建硬件框架，再在NIOS II IDE中進行軟件程序編寫。用Verilog HDL語言編寫VGA控制器和SDRAM控制器，再編寫一個接入到Avalon總線的接口文件，把VGA控制器和SDRAM外掛在NIOSⅡ 2上。該模塊的功能是接收資源節點的數據，再送入JPEG解碼器解碼，解碼后的數據送入SDRAM乒乓存儲器，最后在VGA上顯示。

2.6.1 JPEG解碼器的設計

JPEG解壓縮是JPEG壓縮的逆過程，解碼流程的主要功能模塊包括：頭文件解析、熵解碼（包括直流系數解碼、交流系數解碼和差分解碼）、反量化與反Z變換（掃描）、IDCT變換和顏色空間轉換。在JPEG解碼模塊啟動后，頭碼流解析單元首先讀入JPEG文件的包頭，根據JPEG文件數據的存儲方式依次檢測數據流中包含的各種段的標識符，把要解碼的文件信息從數據流中解析出來并存儲到相應的存儲單元，為后面壓縮數據的解碼作準備。數據流后經熵解碼單元（包括Huffman解碼、變長解碼和行程解碼）進行解碼，解碼后的數據進入反量化與反Z變換模塊，對量化過的像素進行反Z變換，得到8×8的數據塊。圖像數據是編碼時通過正向離散余弦變換得到的結果，解碼時必須將其反向余弦變換，將數值向時域轉換。JPEG解碼器流程圖如圖6所示。

圖6 JPEG解碼器流程圖

2.6.2 VGA控制模塊的設計

VGA顯示由FPGA根據VGA顯示時序，輸出相應像素的RGB格式的數據、行同步信號和幀同步信號，然后經過D/A芯片轉換后顯示。實際系統采用的顯示分辨率為 800×600，幀頻率為75 Hz。VGA控制模塊設計如下：

其中，ready_out、valid_in、data_in、sop_in、eop_in 和empty_in是 與 Avalon 總 線 連 接 的 信 號 ，vga_clk、vga_hs、vga_vs、vga_de、vga_r、vga_g和 vga_b信號是與 VGA模塊連接的信號。VGA模塊的工作過程是：數據從SDRAM中讀入，送到VGA顯示，判斷是否已經讀取了一行的數據，即640個RGB信號，如果讀取了一行數據，則復位行信號H；判斷是否已經讀取一幀圖像，如果讀取了一幀，則復位場信號V，至此VGA已經完整顯示了一幀圖像。

2.6.3 SDRAM乒乓存儲器

SDRAM乒乓存儲器的作用是為VGA顯示作緩存，一片SDRAM的數據輸出給VGA時，另一片SDRAM就接收數據，2片SDRAM交叉進行，保證了VGA實時顯示。

3 實驗結果

3.1 系統資源測試

NoC應用系統的功能子模塊設計完成之后，將各個功能子模塊組合、聯調，由Quartus II 11.0自帶的綜合工具生成網表及.pof，通過as接口方式燒寫到epcs4中，系統綜合后的資源消耗圖如圖7所示。

圖7 綜合后的資源消耗圖

結果表明，該系統能正確可靠地工作。在這個系統中，專用邏輯寄存器占 1%，總的邏輯單元占 2%，總的內存位占5%，因此還有大量的資源可以用于硬件算法或者其他方面的應用。

3.2 系統指標測試

在整個NoC應用系統的實現中，由于采用FPGA作為主控制器，基本上是由硬件完成了整個系統，將圖像傳感器的幀頻設置為15 f/s（最高為 30 f/s），JPEG壓縮比例為3.4%，SDRAM乒乓緩存為VGA實時顯示提供了條件。通過仿真調試，可以實現通過人機交互界面控制圖像采集、傳輸和VGA顯示等功能，并且各部分能同時工作，這也是NoC的優勢所在。圖8是采集的一幀圖像。

圖8 一幀圖像顯示

本文設計的系統的各個模塊都在Modelsim中進行了仿真，并在DE2-115開發板上調試成功，實現了圖像采集、JPEG編碼解碼、傳輸和VGA顯示等功能。在NoC系統上實現數據采集系統，采用雙核進行處理，通過路由進行數據傳輸，克服了總線互連、存儲帶寬及功耗極限等性能提升的瓶頸問題。

[1]阿克塞爾·詹奇，漢努·騰胡寧.網絡化芯片[M].王忠，孫繼銀，周國昌，等，譯.西安：西安交通大學出版社，2007.

[2]孫春鳳，袁峰，丁振良.基于FPGA的多通道高速 CMOS圖像采集系統[J].計算機工程與應用，2008（21）：46-48.

[3]Altera.Altera Cycone IV Device Hand-book[Z].http：//www.altera.com，2010.

[4]杜慧敏，李宥謀，趙全良.基于 Verilog的 FPGA設計基礎[M].西安：西安電子科技大學出版社，2006.

[5]杜林奇，許開宇，張欣璐.基于 FPGA和視頻解碼芯片的實畦圖像采集系統設計[J].電子元器件應用，2008（05）：56-60.