數(shù)字ASIC設(shè)計(jì)流程

摘要：由于數(shù)字集成電路的設(shè)計(jì)過程中，本論文介紹了深亞微米數(shù)字集成電路自動(dòng)化設(shè)計(jì)流程。該流程以單元庫的設(shè)計(jì)為基準(zhǔn)，從系統(tǒng)行為級(jí)的設(shè)計(jì)開始，經(jīng)過系統(tǒng)行為級(jí)的功能設(shè)計(jì)、設(shè)計(jì)綜合、綜合仿真，布局布線，以及流程末端的版圖后仿真，生成最后的版圖設(shè)計(jì)文件GDSII，將該文件打包給廠商即可以進(jìn)行流片生產(chǎn)。

關(guān)鍵詞：ASIC；設(shè)計(jì)流程；數(shù)字集成電路

中圖分類號(hào)：TN742 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1674-7712 (2012) 16-0028-02

進(jìn)入21世紀(jì)以后，通信技術(shù)的發(fā)展與人民生活需求的不斷增長(zhǎng)，導(dǎo)致集成電路的需求出現(xiàn)井噴式的增長(zhǎng)。集成電路分為專用集成電路和通用集成電路。相比通用集成電路，專用集成電路面向特定用戶，品種多，批量少，需求設(shè)計(jì)和生產(chǎn)周期短，同時(shí)功耗更低，重量更輕，體積更小，性能更好，成本更低等優(yōu)點(diǎn)。因此涌現(xiàn)出來一大批數(shù)字集成電路（簡(jiǎn)稱ASIC）設(shè)計(jì)公司。其中，北京的微電子集成產(chǎn)業(yè)園和上海的張江微電子園集中了國(guó)內(nèi)很多的芯片設(shè)計(jì)（簡(jiǎn)稱IC設(shè)計(jì)）公司和國(guó)外頂尖IC設(shè)計(jì)公司駐中國(guó)研發(fā)部。而專用集成電路是現(xiàn)在集成電路設(shè)計(jì)的研究熱點(diǎn)。包含有數(shù)字集成電路（簡(jiǎn)稱ASIC）設(shè)計(jì)、模擬ASIC設(shè)計(jì)、數(shù)模混合ASIC設(shè)計(jì)、射頻ASIC設(shè)計(jì)等類型。本論文研究集成電路中最為廣泛的數(shù)字ASIC設(shè)計(jì)。ASIC設(shè)計(jì)過程總共分為5個(gè)階段，分別為：項(xiàng)目策劃、總體設(shè)計(jì)、詳細(xì)設(shè)計(jì)與可測(cè)性設(shè)計(jì)、時(shí)序驗(yàn)證與版圖設(shè)計(jì)、流片與整理。這5個(gè)階段以文檔的遞交作為完成階段性完成任務(wù)的分界點(diǎn)。本論文也將以此5個(gè)階段為主線進(jìn)行研究和討論。

一、項(xiàng)目策劃

在集成電路設(shè)計(jì)的第一個(gè)階段是項(xiàng)目策劃。這就需要開發(fā)團(tuán)隊(duì)在正式進(jìn)入是實(shí)質(zhì)性研發(fā)階段之前，需要對(duì)該產(chǎn)品潛在的市場(chǎng)需求進(jìn)行調(diào)研。根據(jù)調(diào)研的結(jié)果，做出可行性報(bào)告。將此可行性報(bào)告提交市場(chǎng)和研發(fā)部門進(jìn)行論證，討論該產(chǎn)品研發(fā)的正確性與否。如果可行，則寫項(xiàng)目任務(wù)書，用以給出明確的產(chǎn)品性能的大致說明，項(xiàng)目進(jìn)度、研發(fā)周期管理等的。

二、總體設(shè)計(jì)

第二階段是總體設(shè)計(jì)。總體設(shè)計(jì)階段的主要任務(wù)是：認(rèn)真分析市場(chǎng)的需求，確定設(shè)計(jì)對(duì)象以及設(shè)計(jì)目標(biāo)。在原先第一階段給出的項(xiàng)目任務(wù)書的基礎(chǔ)上，進(jìn)一步充實(shí)芯片的功能確定，內(nèi)外部性能的要求，芯片驗(yàn)收的參數(shù)指標(biāo)。同時(shí)要積極組織各方面的人員論證各種實(shí)現(xiàn)可行的系統(tǒng)實(shí)現(xiàn)方案，選擇最佳的實(shí)現(xiàn)方案，敲定最終的系統(tǒng)實(shí)現(xiàn)方案，以及加工工程，工藝水平。在系統(tǒng)實(shí)現(xiàn)方案完成之后，需要是使用仿真軟件進(jìn)行系統(tǒng)設(shè)計(jì)，并進(jìn)行仿真，進(jìn)行可行性驗(yàn)證。通過仿真結(jié)果，來初步估計(jì)產(chǎn)品的最終性能。這一階段所做的工作，最終以系統(tǒng)規(guī)范化說明書為任務(wù)完成的標(biāo)準(zhǔn)。在系統(tǒng)規(guī)范化說明書中，主要包含有晶片面積的估計(jì)；．產(chǎn)品研發(fā)預(yù)算估計(jì)；初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設(shè)計(jì)；風(fēng)險(xiǎn)分析；設(shè)立產(chǎn)品的目標(biāo)、可行性和里程碑；設(shè)計(jì)路線和開發(fā)工具的選定。其中需要指出的是進(jìn)行系統(tǒng)設(shè)計(jì)以及系統(tǒng)仿真的可行性分析。可行性分析是第二階段最重要的一個(gè)環(huán)節(jié)，它是對(duì)該項(xiàng)目的利潤(rùn)模型、開發(fā)周期和風(fēng)險(xiǎn)性的分析。一方面，該ASIC開發(fā)項(xiàng)目的最終產(chǎn)品是替代目前的一個(gè)成功產(chǎn)品，則成本降低與功能增強(qiáng)是項(xiàng)目最突出的任務(wù)。另一方面，該ASIC開發(fā)項(xiàng)目旨在開辟新的市場(chǎng)或者替代目前尚未成功的產(chǎn)品，研發(fā)時(shí)間將是項(xiàng)目中首先關(guān)心的文圖。由于項(xiàng)目的研發(fā)策略會(huì)對(duì)整個(gè)項(xiàng)目的結(jié)構(gòu)設(shè)計(jì)、開發(fā)等產(chǎn)生巨大的影響，項(xiàng)目規(guī)劃者需要根據(jù)項(xiàng)目的具體情況在正式研發(fā)階段開始之前對(duì)項(xiàng)目的這些驅(qū)動(dòng)因素進(jìn)行歸納分析，以制定項(xiàng)目的研發(fā)策略。

三、詳細(xì)設(shè)計(jì)與可測(cè)性設(shè)計(jì)

數(shù)字研發(fā)流程走到此，如果前面的任務(wù)全部走完，那么研發(fā)將進(jìn)入實(shí)質(zhì)性的開發(fā)階段。這一個(gè)過程又拆分為如下的模塊：

（一）頂層模塊劃分

頂層設(shè)計(jì)是一個(gè)富有創(chuàng)造性的階段，在這個(gè)階段，要定義產(chǎn)品的頂層架構(gòu)。許多經(jīng)典的工程折中問題都需要在這個(gè)階段做出決定。產(chǎn)品的開銷、設(shè)計(jì)的開銷、產(chǎn)品上市時(shí)間、資源需求和風(fēng)險(xiǎn)之間的對(duì)比也是頂層結(jié)構(gòu)設(shè)計(jì)過程中的一部分。這個(gè)階段中的創(chuàng)造性思維對(duì)于產(chǎn)品的成功有著極大的影響。創(chuàng)造性可以體現(xiàn)在產(chǎn)品的創(chuàng)意、頂層架構(gòu)設(shè)計(jì)創(chuàng)意和設(shè)計(jì)流程的創(chuàng)意等方面。這個(gè)階段的工作主要由少數(shù)具有結(jié)構(gòu)設(shè)計(jì)和系統(tǒng)設(shè)計(jì)才能的高級(jí)工程師參與。這一階段的具體任務(wù)是：討論幾個(gè)頂層結(jié)構(gòu)備選項(xiàng)；分析這幾個(gè)頂層結(jié)構(gòu)選項(xiàng)——需要考慮技術(shù)靈活性、資源需求及開發(fā)周期等；完成頂層結(jié)構(gòu)設(shè)計(jì)說明；確定關(guān)鍵的模塊(如果需要，這些模塊可以盡早開始)；確定需要使用的第三方IP模塊；選擇開發(fā)組成員；確定新的工具；確定開發(fā)路線/流程；討論風(fēng)險(xiǎn)；預(yù)估硅片面積、輸入輸出引腳、開銷和功耗等。這個(gè)階段需要遞交的文檔則是這個(gè)階段需要遞交的文檔：結(jié)構(gòu)設(shè)計(jì)文檔與ASIC開發(fā)計(jì)劃文檔。在結(jié)構(gòu)設(shè)計(jì)文檔中，設(shè)計(jì)者需要清楚地描述電路板、軟件和ASIC的劃分。通常ASIC作為系統(tǒng)中的一個(gè)重要部分，它的功能需要在頂層結(jié)構(gòu)設(shè)計(jì)說明中詳細(xì)的描述。ASIC開發(fā)計(jì)劃：這個(gè)計(jì)劃必須經(jīng)過項(xiàng)目管理人員的驗(yàn)收通過。同時(shí)，還需要完成設(shè)計(jì)線路描述文檔。這個(gè)文檔要再次定義項(xiàng)目開發(fā)中所需要的工具、技術(shù)和方法。

（二）模塊級(jí)詳細(xì)設(shè)計(jì)

模塊級(jí)詳細(xì)設(shè)計(jì)，顧名思義，則是將頂層結(jié)構(gòu)合理地劃分成一些更小的模塊。各個(gè)小設(shè)計(jì)模塊間需認(rèn)真細(xì)致的合理劃分。劃分著需要確定功能功能，模塊與模塊之間的聯(lián)系等等。為了明了給對(duì)方展示劃分結(jié)果，ASIC的層次化結(jié)構(gòu)一般以圖示方式表示。

本階段的任務(wù)分別為：將頂層架構(gòu)分解成更小的模塊；定義模塊的功能和接口；回顧上一階段完成的初始項(xiàng)目開發(fā)計(jì)劃和頂層結(jié)構(gòu)設(shè)計(jì)文檔；風(fēng)險(xiǎn)進(jìn)一步分析；開發(fā)規(guī)范(代碼編寫風(fēng)格，開發(fā)環(huán)境的目錄結(jié)構(gòu)）；檢查芯片設(shè)計(jì)規(guī)則(晶片溫度，封裝，引腳，供電等)；還需要做的工作是重新估計(jì)芯片的門數(shù)。本階段輸出的則是各個(gè)模塊的設(shè)計(jì)文檔，以及準(zhǔn)確的項(xiàng)目研發(fā)計(jì)劃。同時(shí)，從該階段開始，需要設(shè)計(jì)人員將ASIC的生產(chǎn)商必須確定下來。項(xiàng)目管理者必須與ASIC生產(chǎn)商建立例會(huì)制度，在這些例會(huì)中需要討論ASIC的結(jié)構(gòu)和設(shè)計(jì)路線。因?yàn)锳SIC生產(chǎn)商有他們的一套生產(chǎn)流程和他們自己的技術(shù)特點(diǎn)，設(shè)計(jì)也需要遵循他們的設(shè)計(jì)規(guī)則。以免設(shè)計(jì)走不必要的彎路，耽誤設(shè)計(jì)進(jìn)度。

（三）模塊實(shí)現(xiàn)

模塊設(shè)計(jì)階段，則是以文檔引導(dǎo)設(shè)計(jì)。主要任務(wù)為：模塊及設(shè)計(jì)、編碼、測(cè)試和綜合；芯片級(jí)的測(cè)試環(huán)境設(shè)計(jì)、編碼和測(cè)試；給出一個(gè)更準(zhǔn)確的芯片面積估計(jì)。在這個(gè)階段，編碼的測(cè)試一般使用VCS或者是modelsim軟件。代碼綜合使用的綜合器包括Synopsys公司的DesignCompiler或者SynplifyPro，Candence公司的BuilderGates等。這個(gè)階段輸出所有的模塊設(shè)計(jì)、代碼和模塊織的測(cè)試；初始的模塊級(jí)綜合；最終決定的芯片引腳。

（四）系統(tǒng)仿真，綜合和版圖設(shè)計(jì)前門級(jí)仿真階段

該階段的主要任務(wù)是：撰寫系統(tǒng)測(cè)試文檔；編寫測(cè)試偽代碼；進(jìn)行RTL（硬件描述語言）級(jí)與門級(jí)仿真；記錄跟蹤問題的解決過程，如可能，使用錯(cuò)誤自動(dòng)報(bào)告系統(tǒng)進(jìn)行錯(cuò)誤的反饋和修改；檢查芯片設(shè)計(jì)是否滿足設(shè)計(jì)規(guī)范；開始撰寫芯片的使用指南；自行編寫綜合腳本，進(jìn)行設(shè)計(jì)綜合(這個(gè)時(shí)候就需要掌握TCL腳本的簡(jiǎn)單寫法)；依據(jù)芯片特性，大致畫出芯片內(nèi)模塊擺放的方法成功地完成第這個(gè)階段輸出的條目如下：驗(yàn)收過的系統(tǒng)仿真；所有的RTL級(jí)仿真和門級(jí)仿真完成及測(cè)試報(bào)告；綜合后的網(wǎng)表。

四、時(shí)序驗(yàn)證和版圖設(shè)計(jì)

ASIC設(shè)計(jì)的第四部分是時(shí)序驗(yàn)證和版圖設(shè)計(jì)。這個(gè)階段是通過時(shí)序分析來指導(dǎo)版圖設(shè)計(jì)。主要的流程如圖1所示。

這個(gè)階段需要多次進(jìn)行預(yù)布局布線，從整個(gè)電路中提取出所有時(shí)序路徑并計(jì)算信號(hào)沿在路徑上的延遲傳播，進(jìn)而找出違背時(shí)序約束的錯(cuò)誤(主要是SetupTime和HoldTime)，這些信息添加進(jìn)入下一輪布局布線方案，盡最大可能的合理布局布線，通過一次次的仿真確定最終的版圖信息，并將最終版布局布線之后的版圖進(jìn)行后仿真。這些工作進(jìn)行完畢以后需要輸出物理設(shè)計(jì)與設(shè)計(jì)驗(yàn)證兩個(gè)文檔。物理設(shè)計(jì)(PhysicalDesign)是VLSI設(shè)計(jì)中最消耗時(shí)間的一步.他的工作是將電路設(shè)計(jì)中的每一個(gè)元器件（包括電阻、電容、晶體管、電感等）以及這些元器件之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信。而在版圖設(shè)

計(jì)完成以后，非常重要的一步工作是版圖驗(yàn)證。版圖驗(yàn)證主要包括有設(shè)計(jì)規(guī)則檢查(DRC)，版圖的電路提取(NE)，電學(xué)規(guī)則檢查(ERC)和寄生參數(shù)提取(PE)。對(duì)版圖進(jìn)行布局與布線不僅不要豐富的專業(yè)知識(shí)，同時(shí)更需要很多模擬電子以及布線的經(jīng)驗(yàn)。布局布線使用的工具一般為SocEncounter。SOCEncounter采用層次化設(shè)計(jì)功能將芯片分割成多個(gè)小塊，以便單獨(dú)進(jìn)行設(shè)計(jì)，再重新進(jìn)行組裝。SOCEncounter首先讀入RTL或門級(jí)網(wǎng)表，并快速構(gòu)建可準(zhǔn)確代表最終芯片（包括時(shí)序、布線、芯片大小，功耗和信號(hào)完整性）的芯片“虛擬原型”。通過使用物理虛擬原型功能，設(shè)計(jì)師可以快速驗(yàn)證物理可行性并在邏輯上進(jìn)行必要更改。在布局布線的時(shí)候，需要首先指定IO，電源和地的布置，制定平面布置、插入時(shí)鐘樹等工作之后，才可以進(jìn)行開始使用工具進(jìn)行自動(dòng)的布局布線。最后得到的布局布線的結(jié)果仍然需要手工調(diào)整，才可以得到合理的設(shè)計(jì)版圖。

五、流片與整理階段

數(shù)字集成電路設(shè)計(jì)的最后階段為流片與整理階段。在完成版圖設(shè)計(jì)之后的仿真和綜合之后，網(wǎng)表被送去生產(chǎn)。生產(chǎn)簽字文檔將作為設(shè)計(jì)者和生產(chǎn)廠商之間的ASIC生產(chǎn)簽字的根據(jù)。這個(gè)文檔清楚地描述了網(wǎng)表的版本號(hào)、ASIC生產(chǎn)商所需要的測(cè)試向量、質(zhì)量意向和商業(yè)上的問題等。簽字之前，ASIC生產(chǎn)廠商需要仔細(xì)檢查設(shè)計(jì)者提供的網(wǎng)表文件、版圖設(shè)計(jì)結(jié)果和測(cè)試向量。通常ASIC生產(chǎn)廠商要求測(cè)試向量在簽字之前是經(jīng)過仿真的，這是一個(gè)比較長(zhǎng)的過程。在樣片返回設(shè)計(jì)公司以后，仍然需要測(cè)試芯片；用錯(cuò)誤報(bào)告數(shù)據(jù)庫跟蹤測(cè)試中出現(xiàn)的錯(cuò)誤；分析失敗的測(cè)試?yán)粚?duì)ASIC中出現(xiàn)的錯(cuò)誤進(jìn)行定位；針對(duì)ASIC中出現(xiàn)的錯(cuò)誤，確定在網(wǎng)表中的改動(dòng)；評(píng)估芯片的工作電壓范圍和溫度范圍(環(huán)境測(cè)試)；進(jìn)行與其他已有產(chǎn)品的互通性測(cè)試。確保生產(chǎn)的集成電路達(dá)到最初規(guī)定的性能與設(shè)計(jì)指標(biāo)。

綜上所述，由于底層工藝技術(shù)的不斷變化，以及新工具廠商的出現(xiàn)，ASIC設(shè)計(jì)流程會(huì)出現(xiàn)一些流程上的調(diào)整，這個(gè)流程也不是一層不變。本論文所講述的是現(xiàn)在各個(gè)IC設(shè)計(jì)公司通用的設(shè)計(jì)流程。

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