寬帶DRFM雷達干擾機信號處理模塊設計

楊 春

(中國西南電子技術研究所,成都 610036)

寬帶DRFM雷達干擾機信號處理模塊設計

楊 春

(中國西南電子技術研究所,成都 610036)

給出了寬帶數字射頻存儲器(DRFM)雷達干擾機信號處理模塊組成框圖以及信號處理流程,描述了模塊實現的關鍵技術,特別是在FPGA中實現高速信號并行處理的方法。該信號處理模塊可以提供1 GHz瞬時處理帶寬,存儲深度達到2 048 μ s,可實現對新體制寬帶雷達有效干擾,具有廣闊的應用前景。

雷達干擾機;數字射頻存儲器;信號處理;高速傳輸;并行處理

1 引 言

DRFM經過30多年的發展,在采樣頻率、分辨率、存儲容量、功耗等方面都有了顯著提高。例如,英國EW-ST公司的Chameleon 2 Radar Target and Simulator瞬時帶寬達到400MHz,最大存儲時間為500 μ s;美國KOR電子公司的Kor-1027瞬時帶寬為800 MHz,分辨率為8 bit,存儲長度340 μ s;Whittaker公司的MIP-810瞬時帶寬為110MHz,分辨率為8 bit,存儲長度達到1 048 μ s[1]。但近年來 ,瞬時帶寬400 MHz以上寬帶雷達的出現,已有DRFM產品已經不能滿足當前大時、頻寬信號的數據采集和波形產生要求,因此研制小體積、瞬時處理帶寬達到1 GHz以上的彈、機載干擾機,滿足未來電子戰要求變得十分迫切,而高速寬帶DRFM信號處理模塊是DRFM干擾機的核心組成部分,研究高速寬帶DRFM信號處理模塊變得非常必要[2]。

2 寬帶DRFM信號處理設計

2.1 信號處理平臺組成

該平臺主要由主處理板、A/D板、D/A板三大部分組成,如圖1所示。其中主處理板主要由FPGA、DSP、RS422接口控制器、DDRII SDRAM 存儲器等組成,由DSP實現對被干擾雷達工作方式識別,FPGA完成干擾信號產生,SDRAM存儲接收到的雷達信號。該板主要完成對接收到的雷達信號存儲,并以該信號為模板生成距離拖引、速度拖引、多假目標等類型干擾信號。A/D板完成對正交解調后I/Q兩通道500 MHz寬帶雷達信號放大及高速數據采集(該干擾機為全相參工作方式,為了保留接收雷達信號相位信息,因此采用正交解調得到I/Q兩路正交基帶信號,保證信號處理后產生與雷達相參干擾信號,同時該方式還可避免頻譜折疊效應產生信噪比損失)。根據奈奎斯特第一采樣定律,為保證信號能無失真還原,采樣速率必須是信號帶寬2倍,因此ADC必須以1GHz速率對每個通道進行高速采樣。為了降低后端信號處理壓力,ADC按照1∶2模式向FPGA輸出2路500MHz速率數字信號。DA板主要完成調制后寬帶數字干擾信號數模轉換。

圖1 硬件平臺框圖Fig.1Hardware block diagram

2.2 信號處理工作流程

信號處理開機后首先通過RS422接口芯片接收控制主機傳來的當前系統飛行狀態、控制指令等信號,并將其存入DSP。同時干擾機信號處理系統工作于偵收狀態,由高速A/D板采集前端寬帶模擬信號,由DSP對采集后信號做多點疊加,當疊加后數值超過某門限值時,判為有雷達信號進入,然后DSP對該信號進行解算,判斷其是否為線性調制信號,以及是否存在頻率捷變等。隨后,DSP根據存儲飛行狀態、起始距離以及對被干擾雷達工作狀態的解算結果等信息,自動產生對FPGA控制信號,控制FPGA產生干擾信號輸出延時和輸出功率并對信號疊加多普勒頻移,然后對存儲數據段做整體放大、延遲、疊加后動態調節輸出到高速DA,轉換成寬帶模擬信號送往前端收發組件和功放,由收發組件和功放將信號放大后,通過天線發射干擾信號。如果疊加信號未超過門限,則繼續靜默偵收雷達信號。其工作流程如圖2所示。

圖2 信號處理工作流程Fig.2 Signal processing workflow

3 寬帶DRFM信號處理關鍵技術

當前,大多數脈沖多普勒雷達都對接收到回波信號進行脈沖壓縮和相參積累,因此,干擾機發出信號必須與雷達發射信號相參,否則雷達做相干處理時會因為干擾信號與雷達發射信號不相參,導致干擾信號在雷達脈沖壓縮后不能達到雷達目標判定門限,干擾信號被當作噪聲處理掉,進而不能對雷達形成有效干擾。要產生與雷達相參干擾信號,首先必須采用正交解調方式以保留雷達發射信號幅度和相位信息,同時在信號處理過程中盡量保持I/Q兩通道的幅度和相位一致性,做到最終信號處理后輸出干擾信號與雷達信號相參[3]。該干擾機信號處理速率高,現有高速DSP與FPGA串行信號處理方式都已無法滿足信號處理速度要求,因此提出了一種在FPGA內部實現并行信號處理方法,以滿足高速信號處理要求。

3.1 幅度和相位一致性

在寬帶DRFM信號處理中,由于ADC模數轉換和DAC數模變換均采用1GHz高采樣率和IQ正交雙通道,因此采樣速率高、通道數量多,很容易因通道間時序誤差造成數據錯位,進而導致輸出干擾信號I、Q路幅度相位不一致,使干擾信號被雷達脈沖壓縮后不能進行有效能量積累,導致無法對雷達形成有效干擾。因此要保證干擾信號的有效性,就必須保證I、Q路信號在信號處理的過程中幅度和相位高度一致。因此,建議采用以下措施保證信號處理的幅度和相位一致性。

3.1.1 寬帶運算放大器進行信號放大

為了降低在寬帶情況下不同頻率信號的畸變,并減少I、Q兩路模擬信號間幅度差,輸入AD前的模擬信號放大采用寬帶運算放大器。寬帶運算放大器相對于射頻耦合變壓器,不同頻率間信號幅度一致性更好,不同通道間延遲也更加穩定一致。

3.1.2 保證各通道走線長度盡量一致

ADC單通道按照1∶2降速率輸出,因此AD板要向FPGA輸出4組8 bit 500MHz雙通道高速數字信號。如不采取走線等長控制,數字信號間的相位差,以及數字信號和時鐘信號相位差,很容易導致FPGA鎖存數據時發生錯位,導致輸出I/Q兩路干擾信號相位不一致。

綜上所述，頭頸部神經內分泌癌患者PI3K、Glut-1、p-Akt及HIF-1α表現為高表達，其生存情況和發生遠處轉移有聯系。

同樣,DA板也存在相同問題,DAC變換器數字輸入端各路數字信號與轉換時鐘信號走線長度也必須盡量一致,最后還要將各通道DA輸出端到DA板輸出接口布線長度盡量相同,以減小傳輸引起相位差。

3.1.3 高穩定時鐘信號

由于該系統1 GHz的采樣轉換率,因此其通道間采樣時鐘抖動要求小于10 ps。為了整個信號處理的全相參,信號處理的主時鐘和AD、DA轉換時鐘全部采用射頻前端提供的基準時鐘通過模擬鎖相環和高速時鐘分配器共同提供高穩定時鐘,確保各路時鐘相位和波形最小畸變,以保證系統全相參處理。

3.2 FPGA快速并行處理技術

為保證系統最小反應時間,要求從AD接收到信號到DA轉發出相應信號時延最小。而采用流水線方式進行信號處理是FPGA長處,但由于輸入FPGA的信號速率為500MHz的4路8 bit信號,輸出給DA的信號為500MHz的4路DDR 8 bit信號,而當前FPGA的全局時鐘最高為300 MHz,如何在滿足響應時間前提下處理多路高速信號是一個嚴峻的課題[4]。

FPGA內部由多個bank組成,并且每個bank都有若干對區域時鐘,其最高工作頻率可達550 MHz,但只能驅動該bank所在管腳。FPGA內部每個bank上都有ISERDES和OSERDES硬件資源,ISERDES用于完成高速信號的串并轉換實現對高速信號的降速,OSERDES用于實現將低速信號并串轉換合成為高速信號,利用FPGA的該特性,可以完成信號的分頻與合并。

基于以上特性,為了實現FPGA的快速并行處理,考慮采用以下解決方案:將AD板送來的I路或Q路兩路信號分別集中于FPGA的某bank上,并以500MHz時鐘作為該bank區域時鐘;在區域時鐘的驅動下,利用ISERDES將輸入的各路500 MHz信號分頻為5路100 MHz信號;分頻后信號在FPGA內完成相應信號處理后,通過OSERDES合并為500MHz DDR信號,用源自D/A的500 MHz時鐘同步后輸出到D/A。

這樣,既保證了FPGA內部對各路信號的高速處理,也實現了對輸入信號的快速響應,使整個流程具有最小延遲。實現方案如圖3所示。

圖3 FPGA快速并行處理Fig.3 High-speed FPGA parallel processing

4 DRFM信號處理結構

當前DRFM干擾機有以下3種結構方式,現就每種結構方式進行對比分析[5]。

4.1 單通道 DRFM

輸入射頻信號經混頻器下變頻到中頻后,經過A/D采樣,將數字信號保存在高速存儲器中。采用該結構DFRM所需器件少,技術要求低,但瞬時帶寬較窄,現在大多已不采用該結構。

4.2 正交雙通道DRFM

射頻信號被功分成兩路,通過混頻器下變頻到中頻信號產生同相分量(I路)和正交分量(Q路),兩路信號分別進行濾波、存儲和重構,最后合成輸出,如圖4所示。采用該結構可以獲得高瞬時帶寬,但缺點是如果I、Q通道間的增益與相位不平衡將導致輸出信號虛假信號較多[6]。該模式是當前使用最多的結構方式。

圖4 正交雙通道中頻采樣DRFM框圖Fig.4 Orthogonal dual-channel IF sampling DR FM diagram

4.3 信道化DRFM

采用信道化方式將輸入寬帶射頻信號通過多個混頻器將其下變頻為多路窄帶信號進行處理,最后再上變頻后將其合成為寬帶干擾信號[7]。該方式可以獲得較高的信號瞬時處理帶寬,但要求每個信道高帶外抑制比,以及每個通道信號處理的幅度和相位高一致性。一旦無法滿足以上要求將導致信號混疊,并且干擾信號頻率精度以及與雷達信號相干性都將降低。

5 結束語

本文設計的寬帶DRFM干擾機信號處理模塊采用正交雙通道DRFM方式,可以實現1GHz的高瞬時帶寬和8 bit的分辨率,存儲深度可以達到2 048 μ s。而現常見報道的信道化DRFM設備,為達到對寬帶信號的實時處理,其信道數量較多(4個以上),設備復雜度高,各通道器件的差異很容易導致通道間幅度、相位差異較大,最終合成的干擾信號與雷達信號相比有嚴重畸變,導致無法有效干擾雷達。而該模塊可發射大時、頻寬信號,可實現對各種新體制寬帶雷達有效偵察、干擾。同時,該寬帶DRFM干擾機具有的高速信號偵察能力、干擾的多樣性和控制的靈活性,還可廣泛應用于信號波形合成、威脅告警信號分選、電子情報信號分析等方面,有著廣闊的應用前景。

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YANG Chun was born in Chengdu,SichuanProvince,in 1976.He received the M.S.degree from University of Electronic Science and Technology of China in 2006.He is now an engineer.His research concerns radar signal processing.

Email:yangchun@swiet.com.cn,yc-mail@126.com

Design of Signal Processor for Wideband DRFM Radar Jammer

YANG Chun
(Southwest China Institute of Electronic Technology,Chengdu 610036,China)

The composition block diagram and signal processing flowchart of the signal processor for wideband digital RF memory(DRFM)jammer are provided.The key technology of realizing the processor module is described with focus on solution to parallel high-speed signal processing in FPGA.This module can give 1 GHz processing bandwidth and 2 048 μ s memory depth.It can jam new system wideband radar effectively and has wide applications.

radar jammer;DRFM;signal processing;high-speed transmission;parallel processing

TN957;TN972

A

10.3969/j.issn.1001-893x.2012.06.017

1001-893X(2012)06-0918-04

2012-02-09;

2012-05-22

楊 春(1976—),男,四川成都人,2006年于電子科技大學獲碩士學位,現為工程師,主要研究方向為雷達信號處理。