基于DVB－S2標準的LDPC碼編譯碼器設計研究

陳豪威，王秀敏

(中國計量學院信息工程學院，浙江 杭州 310018)

1994年DVB－S被采納作為歐洲數字衛星廣播標準，隨著技術的發展，又提出了第二代標準DVB－S2，相比第一代標準具有更高的調制要求，更強的前向糾錯系統和30%的通信容量增益。DVB－S2標準闡述了不同碼長，不同碼率下LDPC碼的編碼過程，根據該編碼過程，能夠得到對應的校驗矩陣。DVB－S2標準下的LDPC碼性能接近香農極限，結合8PSK，16APSK或32APSK的調制體系，LDPC碼能夠滿足數字視頻通信的要求。此外，LDPC碼在 DVB－SH(Digital Video Broadcasting－Satellite to Handheld)標準，DVB－RCS(Digital Video Broadcasting Return Channel via Satellite)標準中都得到了應用［1］。

近些年，LDPC碼譯碼算法研究和譯碼器設計受到國內外學者的關注。2004年，Dale E.Hocevar提出了基于行的分層譯碼算法，該算法所需迭代次數減少到并行譯碼算法的一半［2］。2005年，Juntan Zhang和Marc P.C.Fossorier提出了Shuffled BP譯碼算法，該算法與Dale E.Hocevar提出的分層算法類似，只是其分層是基于列［3］，其性能與基行分層譯碼算法相近。2009年，Chang－Soo Park等人也設計了碼長為64800 ，碼率為0.5的DVB－S2標準LDPC碼，該譯碼結構基于內存共享，并行度為90，吞吐率為277 Mbit/s［4］;2009年，國防科技大學張波濤等人在IEEE上提出了基于RMP(Row Message Passing，基行信息傳遞)譯碼順序和最小和算法的DVB－S2標準LDPC碼譯碼器，當碼率為9/10，時鐘為320 MHz時，譯碼速率達998 Mbit/s［5］。黃秋元等人在2009年對各種譯碼算法的性能做了總結，提出一種改進的min－sum算法以實現復雜度和性能的折中［6］。

1 編碼器硬件結構

在線性分組碼中，某一奇偶位的編碼值是其所在任一校驗方程中其余比特位(包括信息位和奇偶位)的模二和。同時，由于LDPC碼奇偶位所在列H1具有“Z”性結構，其編碼可通過先后兩步實現［1］:

1)依次完成每個信息位m對與之相連的校驗節點集合j∈C(m)的貢獻，貢獻是指C(m)中每個校驗值累加信息位m的值。

2)校驗值的累加輸出。

第m個信息位貢獻的校驗節點通過式(1)計算得到。

每個信息位m對校驗值的貢獻是可并行的，這可提高編碼速率。圖1給出了適用于所有碼長和碼率的LDPC碼編碼器。由DVB－S2標準可知，奇偶地址表一行的地址數最大為13，為了實現最大并行，編碼器的并行度選用13。編碼器主要包括校驗位存儲RAM、DVB－S2地址表儲存ROM、貢獻校驗位計算模塊、校驗位更新模塊、輸出模塊和編碼參數控制單元。

圖1 LDPC碼編碼器硬件結構

校驗位存儲RAM:雙端口RAM，存儲n×(1－R)個校驗位，為了能并行編碼，最大需13個RAM分開存儲信息位對校驗位的貢獻。編碼輸出時，逐一將多個RAM中同地址的數據并行讀給輸出模塊，未利用的RAM片選未使能。

DVB－S2地址表存儲ROM:共13個ROM組，每個ROM組存儲不同碼型的地址表，每個地址表中第p行的第q個數據分別存儲在第q個ROM的第p個地址。這樣，信息位同步時鐘經360分頻后進行循環計數，計數結果p即可作為ROM的讀地址，并行讀出DVB－S2標準給出的地址表中的第p行，用于并行計算該信息位的所有貢獻校驗位。值得注意的是，地址表為空時，需禁止對相應校驗位RAM更新。例如，對于短碼0.6碼率，當9≤p≤26且3≤q≤11，附錄A地址表的值為空，此時需禁止對第3≤q≤11個校驗位RAM的更新。

貢獻校驗位計算模塊:包括360循環計數器和地址計算模塊。完成(1)式的邏輯計算，得到信息位貢獻校驗位，即雙端口RAM的地址。m mod 360通過360循環計數器輸出，計數器時鐘為信息位同步時鐘。

校驗位更新模塊:將從校驗位存儲RAM讀出的校驗位與信息位模二和，并將結果重新寫入同一地址，完成信息為對校驗位的貢獻。

輸出模塊:包括儲存信息位的FIFO、異或電路和累加器。其中FIFO共n×R bit。當完成信息位對校驗位的貢獻后，輸出模塊先從FIFO中輸出信息位，再同時將雙端口RAM中的數據以地址遞增的形式讀出，讀出的校驗位依次經過多輸入單輸出的異或電路和單輸入單輸出的累加器，最終完成奇偶位的輸出。在RAM中的校驗位讀出后，需立即將同地址內的數據清零，以備下一碼組的編碼。

編碼參數控制單元:該單元根據碼型選擇，控制編碼器其他單元完成對不同碼型的編碼。主要控制信號包括循環控制器循環周期控制信號和地址表選通控制信號。其中，前者根據信息位長度決定循環周期，以保證完成一個信息碼組的編碼后，地址表ROM的輸入地址回到首地址，以完成對下一碼組的編碼;后者根據碼型選通地址表ROM組中的不同ROM單元，完成不同碼型編碼需求。

2 譯碼器總體結構設計

LDPC碼譯碼過程包括:變量節點初始化、變量更新、校驗更新、求變量節點后驗概率、譯碼停止判決和碼字輸出。

譯碼器總體結構如圖2所示［4］，共有6480 個校驗節點信息存儲字，一個RAM存儲360個字，共需18個RAM;信息位和奇偶位后驗概率的組織形式類似，分別占用27個RAM和18個RAM。

圖2 LDPC碼譯碼器硬件總體結構

SMP算法的校驗更新通過CFM完成，本譯碼器共18個CFM，第i個CFM在第j個周期內，完成對18×j+i個校驗節點的更新，0≤i≤17，0≤j≤359。在360個周期內，18個CFM并行完成了6480 個校驗節點的更新。之所以如此安排CFM對校驗節點的更新，是因為H1行之間具備周期性循環移位特性。在第j個周期內，第i個CFM為了完成校驗更新，需從比特位(包括信息位和奇偶位)RAM中讀入后驗概率，而信息位RAM地址可通過第i個CFM第0個周期的起始地址循環加上j得到。如果信息位與奇偶位在RAM中儲存位置設計巧妙，那么和每個CFM交織連接的比特位RAM可以固定下來。

該譯碼結構無BFM，通過將更新后的校驗節點信息沿交織器原路徑累加寫入比特位RAM，即可完成SMP的變量更新。

3 DVB－S2標準LDPC碼的性能

圖3、圖4和圖5分別給出了DVB－S2標準下LDPC碼碼長為16200 不同碼率的性能比較，包括誤碼率、誤幀率和平均迭代次數。碼率分別為1/3，2/5，3/5，2/3和8/9。譯碼算法為并行譯碼和min－sum算法，迭代次數30次，信道為高斯信道。

仿真結果表明:

1)當碼長相等時，碼率越低，則誤碼率、誤幀率和平均迭代次數一般均越低。這是因為碼率低，則校驗位越多，能糾正的錯誤越多。

圖5 DVB－S2標準LDPC碼短碼不同碼率的平均迭代次數

2)比較3/5和2/3碼率的仿真結果發現，碼率2/3雖然大于3/5，但是其誤碼率和誤幀率仍低于后者。事實上，該兩種碼率大小近似相等，不同之處在于校驗矩陣，LDPC碼校驗矩陣的優化設計對譯碼性能的提高至關重要。

3)在實際應用中，信噪比較大，譯碼所需平均迭代次數遠低于30次，應該根據具體環境噪聲，選擇合理迭代次數，盡量減少譯碼延時。

圖6和圖7分析了同碼率下不同碼長的性能比較。碼率為3/5，譯碼算法為并行譯碼和min－sum算法，迭代次數30次，信道為高斯信道。

仿真結果表明，在碼率相等時，碼長越長則誤碼率和誤幀率越低。同碼率不同碼長的碼組，雖然校驗位和信息位的比例相等，但是碼長越大，校驗位和信息位的約束更強，則性能越優。

4 結束語

本文根據DVB－S2標準規則設計出了LDPC碼編碼器并且利用校驗矩陣周期特性，以16200 碼長和0.6碼率為例設計了基于共享內存和后驗概率累加儲存的譯碼器結構，減少了變量節點更新所需要的資源消耗。對碼長為16200 不同碼率LDPC碼的誤碼率、誤幀率和平均迭代次數性能比較。分析了同碼率下不同碼長的性能比較，在碼率相等時，碼長越長則誤碼率和誤碼率越低。同碼率不同碼長的碼組，雖然校驗位和信息位的比例相等，但是碼長越大，校驗位和信息位的約束更強，則性能越優。

［1］ETSI EN 302307 V1.2.1，Digital video broadcasting(DVB);second generation framing structure，channel coding and modulation systems for broadcasting，interactive services，news gathering and other broadband satellite applications(DVB－S2)［S］.ETSI，2009.

［2］HOCEVAR D E.A reduced complexity decoder architecture via layered decoding of LDPC［C］//Proc.IEEE Workshop on SIPS 2004.［S.l.］:IEEE Press，2004:107－112.

［3］ZHANG J，FOSSORIER M.Shuffled iterative decoding［J］.IEEE Transactions on Communications，2005，53(2):209－213.

［4］CHANG S P，SEONG W K，SUN Y H.Design of a low－area，highthroughput LDPC decoder using shared memory banks for DVB－S2［J］.IEEE Transactions on Consumer Electronics，2009，55(2):850－854.

［5］ZHANG Botao，LIU Hengzhu，CHEN Xucan，et al.Low complexity DVBS2 LDPC decoder［C］//Proc.VETECS 2009.［S.l.］:IEEE Press，2009:1－5.

［6］黃秋元，陳兵.DVB－S2標準IRA－LDPC譯碼算法研究與改進［J］.電視技術，2009，15(5):47－49.

［7］MANSOUR M M，SHANHHAG N R.Turbo decoder architectures for low－density parity－check codes［C］//Proc.IEEE GLOCOM 2002.［S.l.］:IEEE Press，2002:1383－1388.