一種高效的AVS自適應環路濾波器硬件設計

吳燕秀，黃有源，何明華

(福州大學物理與信息工程學院，福建 福州 350002)

音視頻編碼標準(AVS)是我國具有知識產權的第二代信源編碼標準［1］。與 MPEG－2和H.264/AVC相比，AVS具有性能高、復雜度低、實現成本低、專利授權費用低的優勢［2］。與MPEG標準相似，AVS標準也采用了基于塊的DCT變換，這就帶來了邊界的塊效應。為了消除塊效應，標準引入去塊效應環路濾波器。去塊效應濾波器在包括MPEG－4，H.264，AVS以及VC－1等視頻編碼標準中扮演著重要的角色，是視頻圖像在低碼率情況下，保持清晰主觀效果的主要技術保障。

AVS環路濾波，可以采用類似H.264/AVC相似的濾波算法和硬件結構。目前針對H.264/AVC的環路濾波研究比較多，如文獻［3］至［4］提出了實現方案。文獻［3］通過改進濾波數據的緩沖以及片上存儲空間的調整，優化了去塊濾波的性能;文獻［5］提出了4級流水線設計大大提高了濾波器的數據吞吐能力;文獻［4］通過門控時鐘降低了電路的功耗。本文根據AVS中環路濾波器的特點，設計了一種基于流水線技術的硬件結構完成自適應環路濾波處理［3－5］。為了進一步縮短宏塊濾波的周期，將8×8塊進一步劃分，按照4×4塊進行濾波。采用優化的濾波順序和適當增加片上存儲，在滿足實時濾波處理的同時，有效地減少了總線的壓力，利于AVS環路濾波的ASIC實現。

1 AVS環路濾波算法

1.1 濾波邊界

AVS標準中規定:環路濾波以宏塊為單位，按照光柵掃描順序依次處理不包括圖像邊界及條帶邊界的所有宏塊邊界。每個宏塊按照從左到右的垂直邊界濾波，從上到下的水平邊界濾波，先亮度后色度的順序對最小尺寸的塊邊界進行濾波。圖1所示為4∶2∶0格式的宏塊濾波邊界。

圖1 AVS宏塊濾波邊界

1.2 濾波強度

AVS中對每個8×8塊的邊界有一個邊界強度(boundary strength)，簡稱BS。色度塊的邊界強度與對應位置亮度塊相同的邊界強度。BS的取值為0，1或2，若BS等于0的邊界不做處理，BS等于1和2的邊界均要進行濾波。BS的推導過程如表1所示。

表1 AVS邊界強度

1.3 濾波閾值

圖2中表示塊p和塊q在水平或垂直邊界兩側的6個樣本點(邊界用黑色粗線表示)。AVS利用這6個像素來判斷邊界是否為虛假邊界。

圖2 8×8塊水平或垂直邊界樣本

在邊界強度BS不等于0的情況下，濾波器可以根據編碼時給的塊邊界閾值α和β來判斷是否需要濾波，如果3個式子同時為真，即

則檢測為虛假邊界要進行濾波，否則保留原像素不濾波。

2 AVS環路濾波器硬件實現

2.1 流水線結構設計

由于兩個相鄰子邊界濾波操作的數據沒有關聯，所以濾波過程可以使用流水線處理，這樣可以增大數據的吞吐率，加快濾波速度。圖3所示為5級流水線的詳細結構圖。

圖3 5級流水線結構圖

每個待濾波的像素都要經過以下幾個階段。

1)存儲器讀:讀取片上像素存儲器，分配數據并完成濾波邊界BS的讀取。

2)閾值裁決:計算邊界閾值α和β，并判斷閾值條件是否滿足，是否為真實邊界。

3)預計算:當BS=2時，需要計算α ＞＞2+2;當BS=1時，需要計算delta和濾波裁減參數c等。

4)濾波計算:根據之前得到的參數數據，完成BS=2濾波計算和BS=1濾波計算。

5)存儲器寫:存儲經過濾波器濾波后的數據，數據將送到片外存儲器存儲。

2.2 門控時鐘

使用門控時鐘來實現選擇性停止時鐘。由于門控時鐘技術可以為電路節約30% ～60%的功耗，所以常用于降低電路的功耗。在本文設計的自適應流水線中，若BS=0或者不滿足濾波的條件時(如真實邊界閾值條件沒達到)，可以將流水線相關模塊的時鐘停止，不對該塊中的像素進行濾波，這也是門控時鐘的原理。門控時鐘設計如圖4所示。

圖4 門控時鐘設計

2.3 濾波順序優化

AVS視頻標準給出8×8塊邊界濾波的基本順序是從左到右，從上到下。若按標準所給的順序濾波，不僅需要大量的存儲空間而且濾波的速度也較慢。因此，本文對濾波器的濾波順序進行了優化，優化的原則有以下3個:1)保證邊界濾波的先后順序不變，將8×8塊進一步劃分，按照4×4塊進行濾波，不影響濾波效果;2)能夠讓流水線暢通地流動，避免數據沖突，提高流水線的效率;3)盡可能地減少數據的讀寫，配合使用轉置緩沖器，盡可能地減少緩存面積。重新安排濾波順序，如圖5所示。改進后的濾波順序，共24條4×4的邊界，水平濾波和垂直濾波交叉進行，但并不影響濾波結果。

圖5 改進后的濾波順序

2.4 片上存儲器設計

合理高效的存儲器設計能夠讓所設計的結構處理的更加流暢，在環路濾波器中也一樣。本文所提出的存儲器設計不僅配合了改進后的濾波順序，使流水線效率提高，而且最大限度地降低存儲器的面積。對于較大的存儲器使用SRAM設計，較小的如轉置緩沖器則使用寄存器堆來實現。存儲器結構圖如圖6所示。

圖6 存儲器結構圖

1)左邊界像素存儲器，標記為L_RAM，存放左側相鄰宏塊數據。使用單端口SRAM，共需32×32 bit。

2)上邊界像素存儲器，標記為U_RAM，存放上邊相鄰宏塊的數據。為了提高總線效率，保證濾波不被堵塞。采用雙端口，3840 ×32 bit的SRAM(可用于1920 ×1088 的HDTV)。

3)當前宏塊存儲器，標記為C_RAM，存放重建后的待濾波宏塊數據。考慮模塊間的流水，采用兩個單端口的SRAM，96×32 bit，實現乒乓操作。當一個存儲器讀出濾波數據時，另一個存儲器寫入重建數據。

4)轉置緩沖器，標記為T0～T8，需要4×4塊轉置，即行列轉換。每個緩沖器容量為8×4×4 bit，共需存儲容量1152 bit。TO，T1，T2和T3起轉置當前宏塊數據的作用，T5和T6的作用上邊相鄰宏塊數據轉置，T4，T7和T8的作用臨時存儲。

2.5 濾波過程

本文提出的環路濾波硬件結構如圖7所示。濾波時按照圖5所示的濾波順序，配合圖6的存儲結構，具體的行列濾波過程如圖7所述。

圖7 環路濾波硬件結構

垂直邊界濾波，以邊界0為例。樣本p像素和q像素來自左邊界像素存儲器L_RAM和當前宏塊像素存儲器C_RAM。4個時鐘后邊界0濾波完成，判斷濾波后的p像素不會再使用則將p像素直接輸出到片外存儲器保存。而濾波后的q像素值需用作邊界2的濾波樣本值，所以需要將這些像素保存至轉置緩沖器中，由于邊界2為水平濾波，所以緩沖的數據需經過轉置后保存，等待邊界2的濾波。同理，對其他垂直邊界進行濾波。隨著邊界0，1，4和11濾波結束后，塊1，5，9和13也作為后續邊界濾波的左側數據也將陸續寫入轉置緩沖器中。

水平邊界濾波，以邊界2為例。樣本p像素來自上邊界像素存儲器U_RAM，樣本q像素來自經過0邊界濾波后保存在轉置緩沖器的像素。經過4個時鐘周期以后，當前濾波邊界結束，經過濾波后的p像素在以后的濾波過程中，不會重新濾波，經轉置后暫存在緩沖器，以便后續輸出到片外存儲器。經過濾波后的q像素同樣在以后的濾波過程中，不會重新濾波，經過轉置后暫存在緩沖器。隨著邊界2，5，7和8濾波結束后，塊4，5，6和7作為后續邊界濾波的上側數據也陸續寫入上邊界存儲器中。

由上文分析可以看出，無論垂直邊界還是水平邊界，每條邊界濾波都需要4個時鐘周期。每個宏塊濾波中需要的濾波邊界總數為24，故進行濾波計算需要96個時鐘。為了避免資源沖突，宏塊需要4×4個額外的時鐘周期來完成存儲到片外存儲器。所以完成整個宏塊的濾波需要96+16=112個時鐘周期。

3 仿真結果和分析

提出一種高效AVS環路濾波硬件設計，使用了Verilog HDL語言進行RTL級描述，用AVS軟件RM52的C程序產生測試碼流，應用了Modelsim 6.5c仿真平臺進行了邏輯功能的仿真驗證。采用Synopsys的Design Compiler在0.18 μm SMIC CMOS工藝庫綜合，在最大頻率為125 MHz時，電路規模為20.7千門。表2給出了在125 MHz時鐘時，625SD，720pHD，1080 HD這3種格式下，環路濾波的處理能力，這表明本文所設計的結構能夠有效地支持標準清晰度和高清晰度視頻解碼的實時濾波處理。表3將本文提出的結構與其他幾種環路濾波結構進行了比較，通過比較可以看出，本設計與文獻［3］的設計均可滿足對HDTV圖像的實時處理(1280 ×720，60 f/s)，但本設計的宏塊處理周期減少55.2%，處理能力提高了64.1%。

表2 125 MHz時鐘環路濾波的處理能力

表3 幾種去塊濾波器綜合結果比較

4 小結

本文針對AVS視頻標準，提出了一種高效的AVS環路濾波器硬件設計。設計使用了5級流水線結構，通過優化濾波順序，適當地增加片上數據存儲空間，大大地縮短了處理一個宏塊的周期。實驗結果表明，本設計電路規模為20.7千門，處理一個宏塊只需要112個時鐘周期。能夠以136.7 f/s的幀率對分辨力為1920 ×1088 的圖像進行濾波處理。與同類設計相比，本設計電路規模小，處理能力高，能夠支持AVS高清視頻的實時濾波處理。

［1］GB/T20090.2—2006，信息技術先進音視頻編碼第2部分:視頻［S］.2006.

［2］SHENG Bin，GAO Wen，WU Di.A platform－based architecture of loop filter for AVS［C］//Proc.International Conference on Signal Processing.［S.l.］:IEEE Press，2004:571－574.

［3］LIU T，LEE W，LIN T，et al.A memory－efficient deblocking filter for H.264/AVC video coding［C］//Proc.IEEE International Symposium on Circuits and Systems.［S.l.］:IEEE Press，2005:2140－2143.

［4］KE X，CHOY C.A five－stage pipeline，204 cycles/mb，single－port SRAM based deblocking filter for H.264/AVC［J］.IEEE Transactions on Circuits and Systems for Video Technology，2008，18(3):363－374.

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