無線通信系統(tǒng)射頻延時器的設(shè)計與實現(xiàn)

楊 娟，胡 兵，沈翰寧

(桂林電子科技大學(xué)，廣西 桂林 541004)

無線通信系統(tǒng)數(shù)據(jù)傳輸方式多種多樣，不同網(wǎng)絡(luò)的傳輸協(xié)議也各有不同，這些傳輸方式以及傳輸協(xié)議的區(qū)別導(dǎo)致了數(shù)據(jù)傳輸速率存在著較大差異。這種差異將會導(dǎo)致通信系統(tǒng)接收端各路數(shù)據(jù)間的相互干擾，產(chǎn)生數(shù)據(jù)處理失真等問題。同時數(shù)據(jù)在無線信道中傳輸由于傳輸路徑的差異，多徑干擾也是不可避免的。通常解決這一系列問題的方法是在射頻接收端的各個節(jié)點采用模擬延時器，對數(shù)據(jù)速率進行適配，以達到同步接收，減小數(shù)據(jù)處理的失真。但是模擬延時器具有數(shù)據(jù)處理速度慢，精度低，工程造價高，且很難隨時調(diào)整等缺陷。

針對模擬延時器存在的問題，本文提出了一種新型的射頻延時器，它采用模數(shù)結(jié)合數(shù)字處理的方式對射頻接收數(shù)據(jù)進行時延調(diào)整。測試結(jié)果表明，系統(tǒng)數(shù)據(jù)處理速度快，精度最高可以達到納秒級，且能夠隨時通過可編程模塊對射頻延時器進行調(diào)整，以實現(xiàn)射頻接收端對各種網(wǎng)絡(luò)數(shù)據(jù)的同步接收。

該系統(tǒng)可編程模塊采用SDRAM(同步動態(tài)隨機存儲器)作為存儲主體，所選用的SDRAM芯片數(shù)據(jù)處理速率最高可達133 Mbit/s，能夠?qū)?shù)據(jù)進行高速讀寫操作。

1 射頻延時器的結(jié)構(gòu)和工作原理

射頻延時器結(jié)構(gòu)如圖1所示。

圖1 射頻延時器結(jié)構(gòu)圖

射頻延時器的結(jié)構(gòu)如下:包括上下變頻濾波模塊，中頻增益控制模塊，可編程模塊，高速模數(shù)及數(shù)模轉(zhuǎn)換模塊。參考時鐘與鎖相環(huán)模塊組成標準鎖相環(huán)電路產(chǎn)生本振信號?；鶞蕰r間為t0的射頻接收信號FM接入下變頻濾波模塊，輸入信號在這里與本振信號進行1次或多次混頻，通過濾波取出信號邊帶，下變頻濾波模塊連接中頻增益控制模塊，中頻增益控制模塊是用于消除傳輸鏈路的信號不穩(wěn)定的影響，得到信號功率恒定的中頻信號。中頻增益控制模塊連接著高速模數(shù)轉(zhuǎn)換模塊，將中頻信號轉(zhuǎn)換為數(shù)字信號fm，輸入可編程模塊?？删幊棠K將數(shù)據(jù)通過緩存送入SDRAM存儲，并根據(jù)程序設(shè)定的延時Δt將信號轉(zhuǎn)換為fm+Δt，可編程模塊將延時后的數(shù)據(jù)與高速數(shù)模轉(zhuǎn)換器相連接，產(chǎn)生基帶模擬信號，經(jīng)過上變頻變成中頻信號。中頻信號在頻域上與延時前中頻信號保持一致，但是時域上已經(jīng)產(chǎn)生了延時，將此中頻信號通過上變頻濾波模塊，經(jīng)過一次或多次混頻，通過濾波取出邊帶，形成經(jīng)過延時后的射頻信號FM/(t0+Δt)，如果設(shè)備固有延時是Δta，延時后的最終射頻信號為FM/(t0+Δt+Δta)，從而完成了射頻信號的延時調(diào)整。

通信系統(tǒng)接收端數(shù)據(jù)由于傳輸鏈路的差異和多徑干擾的影響，各接收節(jié)點的傳輸時延也不相同，此時假設(shè)各接收節(jié)點接收數(shù)據(jù)時延，分別為 t1，t2，t3，…，tm，各節(jié)點射頻接收信號分別為FM/(t1+t0)，F(xiàn)M/(t2+t0)，F(xiàn)M/(t3+t0)，…，F(xiàn)M/(tm+t0)。t0為基準時間，tn大于等于接收時延的最大值。各接收端節(jié)點信號通過射頻延時器以后，附加時延分別為 tn－t1，tn－t2，tn－t3，…，tn－tm，各節(jié)點最終得到的信號都為FM/(tn+t0)，經(jīng)延時調(diào)整后，接收端實現(xiàn)信號的同步接收。

2 射頻延時器可編程模塊的設(shè)計

2.1 可編程模塊的結(jié)構(gòu)和工作原理

可編程模塊結(jié)構(gòu)如下:包括SDRAM，SDRAM控制器，射頻延時器主控制器模塊，接收/發(fā)射端FIFO讀寫控制模塊，接收/發(fā)射端FIFO緩存模塊等?？删幊棠K采用分層狀態(tài)機的設(shè)計模式，實現(xiàn)主狀態(tài)機與具體操作控制狀態(tài)機的分離，對數(shù)據(jù)進行高效的讀寫操作，結(jié)構(gòu)清晰，降低了系統(tǒng)設(shè)計的復(fù)雜性，也使程序具有更高的通用性和可讀性。射頻延時器可編程模塊系統(tǒng)狀態(tài)跳轉(zhuǎn)如圖2所示。

圖2 射頻延時器可編程模塊系統(tǒng)狀態(tài)跳轉(zhuǎn)圖

系統(tǒng)上電后開始工作，主控制器跳轉(zhuǎn)到初始化模式，SDRAM控制器接收初始化命令分別對SDRAM的各種參數(shù)進行設(shè)置。初始化完畢以后，主控制器模塊跳轉(zhuǎn)到寫模式，進入寫模式后，地址計算模塊，將根據(jù)用戶寫入的延時，對SDRAM初始寫地址進行計算，并向接收端FIFO讀寫控制模塊發(fā)送命令，使接收端FIFO開始接收數(shù)據(jù)。當接收端FIFO讀寫控制模塊，返回響應(yīng)信號時，主控制器模塊對SDRAM控制器發(fā)送寫命令，SDRAM控制器將FIFO傳入的數(shù)據(jù)以突發(fā)模式寫入SDRAM中。完成一次突發(fā)寫以后，主控制器跳轉(zhuǎn)至讀模式，SDRAM控制器從SDRAM首地址開始將數(shù)據(jù)以突發(fā)讀模式讀出，并將數(shù)據(jù)打入發(fā)送端FIFO中。完成這一系列的操作后，主控制器又跳轉(zhuǎn)至寫模式，并判斷接收機FIFO是否發(fā)出響應(yīng)信號，如果檢測到該信號，主控制器對SDRAM控制器發(fā)出寫命令，否則主控制器將跳轉(zhuǎn)至空閑模式繼續(xù)等待響應(yīng)信號，如此反復(fù)對數(shù)據(jù)進行讀寫操做。

接收端FIFO讀寫控制模塊接收到主控制器發(fā)送的標志位以后，F(xiàn)IFO開始工作，這個標志位將與AD采樣數(shù)據(jù)的使能信號同時作用成為接收端FIFO的寫使能信號。收到寫使能信號的接收端FIFO讀寫控制模塊將跳轉(zhuǎn)至寫狀態(tài)，當讀寫地址狀態(tài)滿足條件，讀寫控制模塊跳轉(zhuǎn)至讀狀態(tài)，將數(shù)據(jù)存入SDRAM中，完成讀進程后，讀寫控制模塊判斷是否收到主控制模塊發(fā)送的刷新標志位，如果有則進入等待狀態(tài)，直至刷新標志位復(fù)位，否則再次進入寫狀態(tài)，完成前端數(shù)據(jù)的接收。

發(fā)送端的讀寫控制模塊的實現(xiàn)相對簡單，F(xiàn)IFO的寫使能由前端接收數(shù)據(jù)使能提供，控制模塊將保持緩存處于半滿狀態(tài)，否則當接收數(shù)據(jù)使能較為密集時，SDRAM正處于刷新進程中，此時有可能導(dǎo)致發(fā)送端FIFO輸出端口讀空。

SDRAM控制器的實現(xiàn)是該設(shè)計的另一個主要部分，SDRAM控制器主要包括命令監(jiān)控，命令譯碼以及數(shù)據(jù)傳遞等幾部分，SDRAM控制器根據(jù)接收到的命令，將數(shù)據(jù)、地址分別送入相應(yīng)模塊進行處理。

2.2 SDRAM控制器的實現(xiàn)

2.2.1 SDRAM的結(jié)構(gòu)和工作原理

該設(shè)計采用MT48LC64M4A2芯片，容量為256 Mbyte，最高工作頻率為133 MHz，包含16位數(shù)據(jù)總線，4個L－bank(Logic bank)，每個L－bank的行地址尋址范圍為8 k，存儲單元內(nèi)可存放4 bit，8 bit，16 bit三種位寬的數(shù)據(jù)，此設(shè)計所采用的是16 bit位寬存儲數(shù)據(jù)，行地址尋址范圍為512。

SDRAM內(nèi)部是一個存儲陣列，結(jié)構(gòu)類似一個表格，指定了表格的行和列就能夠確定指定的單元格的地址。每個存儲單元是由三極管和電容組成的，電容充電實現(xiàn)數(shù)據(jù)存儲，同時放電也會導(dǎo)致數(shù)據(jù)的丟失，因此需要隔一段固定時間對SDRAM進行預(yù)刷新操作，MT48LC64M4A2芯片需要在64 ms內(nèi)實現(xiàn)8192次預(yù)刷新以保證數(shù)據(jù)不丟失。SDRAM的地址是分時復(fù)用的，在不同時間段內(nèi)分別送出行地址(A［12:0］范圍:0～8 k)，列地址(A［8:0］范圍:0～256)。MT48LC64M4A2芯片54個引腳包括以下重要的控制信號引腳:寫使能信號WE;行地址選通脈沖RAS;列地址選通脈沖CAS;L－bank選擇信號BA0，BA1;掩碼DQM;地址信號 A［12:0］;數(shù)據(jù)信號 DQ［15:0］［3］。

2.2.2 SDRAM控制器的實現(xiàn)

SDRAM控制器由時鐘模塊、命令監(jiān)控模塊、命令譯碼模塊、數(shù)據(jù)傳遞模塊等幾部分組成，支持1，2，4，8和全頁突發(fā)等突發(fā)模式。SDRAM狀態(tài)轉(zhuǎn)移如圖3所示。

圖3 SDRAM狀態(tài)轉(zhuǎn)移圖

系統(tǒng)上電后對SDRAM進行初始化，等待100 μs獲得穩(wěn)定的電源和時鐘，然后對所有L－bank進行預(yù)充電以及預(yù)刷新命令。最后通過LMR命令向模式寄存器中寫入0x033，以支持8 bit突發(fā)長度的讀寫操作。

系統(tǒng)完成初始化以后，進入idle狀態(tài)，等待刷新命令、寫命令、讀命令的到來。主控制器根據(jù)需要，向SDRAM控制器發(fā)出各種操作命令，命令優(yōu)先級為正在執(zhí)行的命令最高，其次為預(yù)刷新命令，然后是其他命令。根據(jù)這種優(yōu)先級機制能有效地減少命令沖突，提高SDRAM的工作效率［4］。

讀寫操作是SDRAM要進行的主要操作，該設(shè)計所采用的是8 bit突發(fā)讀寫模式，當接收FIFO接收到8個AD采樣數(shù)據(jù)以后，主控制器向SDRAM控制器發(fā)起突發(fā)寫命令，開始執(zhí)行寫進程，發(fā)送ACTIVE命令，激活要操作單元的行，發(fā)送寫命令同時激活相應(yīng)列，ACTIVE命令和寫命令之間要等待tRCD時間，寫命令發(fā)起的初始地址由主控制模塊生成，用戶在PC機界面上輸入要延時的數(shù)據(jù)個數(shù)，主控制器根據(jù)這個長度自動計算出初始寫地址，由SDRAM讀寫地址差來實現(xiàn)讀寫數(shù)據(jù)的延時。

當寫進程執(zhí)行完畢以后，控制器跳轉(zhuǎn)至讀進程，與寫進程類似，在ACTIVE命令之后發(fā)起讀命令，數(shù)據(jù)將在CAS Latency個周期后出現(xiàn)在數(shù)據(jù)總線上。關(guān)閉當前使用的行，有兩種方式:一種是發(fā)起precharge命令，一種是發(fā)起burst terminate命令。當需要對同一個bank中的不同行進行操作的時候，需要發(fā)起precharge命令，來關(guān)閉當前使用行。

需要注意的是，當操作行地址和突發(fā)長度設(shè)定以后，以突發(fā)長度個列組成一個模塊，這個操作模塊的設(shè)定由地址線A［8:3］完成，地址線A［2:0］指定讀寫操作在這個模塊中的初始列地址，讀或?qū)懖僮鞫紝⒃谶@個模塊中執(zhí)行，直到指定下一次操作的具體地址。

3 硬件平臺及測試結(jié)果

在Altera公司的開發(fā)工具quartusII環(huán)境下完成了射頻延時器可編程模塊的設(shè)計，可編程模塊采用的是Altera公司的Cyclone III EP3C120F484C8的FPGA芯片和Micron公司的MT48LC64M4A2芯片，系統(tǒng)在搭建的硬件平臺上進行測試。軟件測試結(jié)果如圖4所示。

圖4 測試結(jié)果

圖4中，datain為射頻延時器A/D變換后的射頻接收數(shù)據(jù)，dataout為經(jīng)可編程模塊后的輸出數(shù)據(jù);delay為延時數(shù)據(jù)個數(shù)，可以看出，當延時數(shù)設(shè)為408，數(shù)據(jù)在經(jīng)過延時器控制后，相對于沒有延時(delay為0)的情況，數(shù)據(jù)延時了408個數(shù)據(jù)，實現(xiàn)對數(shù)據(jù)的延時調(diào)整。

4 結(jié)論

測試結(jié)果表明，SDRAM的高速處理速率能夠滿足高速實時處理數(shù)據(jù)的要求，射頻延時器數(shù)據(jù)延時精度最高可達納秒級，從而保證設(shè)計穩(wěn)定可靠，符合設(shè)計要求，射頻延時器的設(shè)計和實現(xiàn)有效地降低了因傳輸速率不同和多徑干擾所造成的數(shù)據(jù)間相互干擾，避免了因此而造成的數(shù)據(jù)處理失真等問題。

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