一種應(yīng)用于CMOS鎖相環(huán)的電荷泵設(shè)計(jì)

簡(jiǎn)元?jiǎng)P， 解光軍， 毛佳佳

（合肥工業(yè)大學(xué) 電子科學(xué)與應(yīng)用物理學(xué)院，安徽 合肥 230009）

一種應(yīng)用于CMOS鎖相環(huán)的電荷泵設(shè)計(jì)

簡(jiǎn)元?jiǎng)P， 解光軍， 毛佳佳

（合肥工業(yè)大學(xué) 電子科學(xué)與應(yīng)用物理學(xué)院，安徽 合肥 230009）

電荷泵是CMOS鎖相環(huán)中的一個(gè)重要模塊，其性能決定了整個(gè)鎖相環(huán)系統(tǒng)的工作穩(wěn)定性和各項(xiàng)指標(biāo)的優(yōu)劣。針對(duì)傳統(tǒng)結(jié)構(gòu)電荷泵存在的電荷共享、電流失配等問(wèn)題，文章設(shè)計(jì)了一個(gè)基準(zhǔn)電壓源的電荷泵電路，外接一個(gè)2pF的負(fù)載電容，用于將電流轉(zhuǎn)化為電壓。該電路基于SMIC 0.13μm CMOS工藝庫(kù)，使用Cadence完成整體電路的仿真。仿真結(jié)果表明，該CMOS電荷泵具有輸出電壓平滑、充放電電流匹配等優(yōu)良特性，很好地抑制了電荷共享、電流失配等寄生效應(yīng)。該電荷泵應(yīng)用在鎖相環(huán)中，能實(shí)現(xiàn)快速鎖定。

電荷泵；電荷共享；電流失配；鎖相環(huán)；鎖定時(shí)間；電路仿真

鎖相環(huán)（Phase－Locking Loop）在電子學(xué)、通信領(lǐng)域中有著廣泛的應(yīng)用，一般用在相位鎖定、頻率合成以及時(shí)鐘恢復(fù)電路中。隨著人們對(duì)CMOS工藝研究的不斷深入，器件的特征尺寸不斷縮小，因而高速度、高頻率和低功耗已成為鎖相環(huán)電路的發(fā)展方向。

一個(gè)基本CMOS電荷泵鎖相環(huán)主要包括鑒頻鑒相 器 （PFD）、電 荷泵 （CP）、低通濾 波器（LPF）和 壓 控 振 蕩 器 （VCO）［1］。 電 荷 泵 是CMOS鎖相環(huán)中的重要模塊，其作用是把PFD輸出的數(shù)字信號(hào)轉(zhuǎn)化為電壓信號(hào)，以控制壓控振蕩器（VCO）的振蕩頻率。

在鎖相環(huán)實(shí)現(xiàn)過(guò)程中，通常會(huì)遇到電荷共享、電流失配、電荷注入以及時(shí)鐘饋通等問(wèn)題。為此，設(shè)計(jì)一個(gè)穩(wěn)定的、低噪聲的電荷泵是提高鎖相環(huán)性能的關(guān)鍵環(huán)節(jié)。

1 電荷泵結(jié)構(gòu)與原理

傳統(tǒng)的電荷泵分為單端輸出和差分輸出結(jié)構(gòu)，其中單端輸出的結(jié)構(gòu)如圖1所示，由上拉電流源IUP、下拉電流源IDOWN以及2個(gè)開(kāi)關(guān)管構(gòu)成［2］。

相比于單端輸出的結(jié)構(gòu)，全差分電荷泵線性度較好，但其結(jié)構(gòu)較復(fù)雜，需要2個(gè)濾波器，會(huì)產(chǎn)生靜態(tài)功耗。差分輸入單端輸出電荷泵則結(jié)構(gòu)簡(jiǎn)單，只需要1個(gè)濾波器，減少了器件的數(shù)量，因此，差分輸入單端輸出的電荷泵應(yīng)用更加廣泛。

圖1 單端輸出結(jié)構(gòu)電荷泵示意圖

在設(shè)計(jì)電荷泵時(shí)，開(kāi)關(guān)通常采用PMOS和NMOS實(shí)現(xiàn)。當(dāng)UP和DOWN都為低電平時(shí)，PMOS閉合，NMOS斷開(kāi)，此時(shí)通過(guò)電流IUP對(duì)CP進(jìn)行充電；當(dāng)UP和DOWN都為高電平時(shí)，PMOS斷開(kāi)，NMOS閉合，此時(shí)CP通過(guò)IDOWN進(jìn)行放電；當(dāng)UP為高電平，DOWN為低電平時(shí)，PMOS、NMOS均斷開(kāi)，處于隔離狀態(tài)，Vout端電壓保持不變；在鎖相環(huán)鎖定時(shí)，UP為低電平，DOWN為高電平，PMOS、NMOS同時(shí)閉合，若IUP和IDOWN能匹配，則沒(méi)有電流流入或者流出CP，Vout端電壓保持不變，電路正常工作。

電流源IUP、IDOWN都由MOS器件構(gòu)成，考慮到MOS管的漏端有寄生電容，假設(shè)PMOS的漏端寄生電容為CUP、NMOS的漏端寄生電容為CDOWN。當(dāng)UP為高電平，DOWN為低電平時(shí)，Vout端電壓保持不變，此時(shí)PMOS的源端電壓將會(huì)升高，NMOS的源端電壓會(huì)下降；當(dāng)UP為低電平，DOWN為高電平，PMOS、NMOS同時(shí)閉合，此時(shí)PMOS的源端電壓下降，NMOS的源端電壓會(huì)升高，結(jié)果導(dǎo)致電荷在CUP、CDOWN和CP中重新分配，電流源IUP和IDOWN發(fā)生電荷共享，Vout端的電壓持續(xù)性變化，并且CUP和CDOWN的電壓變化不相同，它們之間的電荷差就會(huì)由CP來(lái)提供。

Vout持續(xù)變化時(shí)會(huì)引起電流失配［3］。MOS管的漏端電流隨著漏源極之間的電壓變化而變化，漏源之間的電阻是一個(gè)有限值，隨著漏端電流變化而變化。此時(shí)，如果Vout端電壓持續(xù)變化，IUP和IDOWN的不匹配就會(huì)加劇，最終導(dǎo)致電流失配。

MOS管導(dǎo)通時(shí)，在源漏極之間以及二氧化硅與硅的界面上存在著溝道，反型層中存在著電荷，當(dāng)開(kāi)關(guān)斷開(kāi)時(shí)，反型層中的電荷會(huì)通過(guò)源端和漏端流出，該現(xiàn)象稱為電荷注入［4］。

MOS管存在柵源寄生電容CGS和柵漏寄生電容CGD，若輸入信號(hào)的頻率較高，時(shí)鐘信號(hào)可能會(huì)耦合到源端和漏端，對(duì)輸入信號(hào)產(chǎn)生影響。時(shí)鐘信號(hào)頻率越高，時(shí)鐘饋通現(xiàn)象越明顯。

通過(guò)以上分析，可以看出傳統(tǒng)的電荷泵存在電荷共享、電流失配、電荷注入以及時(shí)鐘饋通等缺陷［5－6］。

2 本文提出的電荷泵結(jié)構(gòu)

針對(duì)上述電荷泵存在的缺陷，本文提出了一種新的結(jié)構(gòu)，如圖2所示。

A部分由MP0、MP1、MP2和 MN0、MN2構(gòu)成，形成一個(gè)啟動(dòng)電路。加電壓瞬間，MP0的漏極為低電平，MP3、MP4導(dǎo)通，MP4的源端電壓被拉高，電流流過(guò)MN4，MN4的柵端電壓升高，為MN3和MN4提供一個(gè)工作的電壓，此時(shí)穩(wěn)壓電壓源進(jìn)入工作狀態(tài)，同時(shí)MP1的柵端電壓變低，啟動(dòng)MP1導(dǎo)通，MP1的漏端電壓被拉高，經(jīng)過(guò)MP2、MN2反相后，MN0的柵端電壓被拉低，MP0截止，啟動(dòng)電路關(guān)閉。

B部分由 MP3、MP4、R0、MP7、MN3、MN4以及MN7構(gòu)成一個(gè)穩(wěn)壓電壓源，為MP6和MN5的柵極提供一個(gè)穩(wěn)定的電壓，使其工作在飽和區(qū)［7］。工作原理是電壓電源升高時(shí)，X的電壓升高，將MP4看作一個(gè)共源極，那么Y的電壓將降低，在MN3的作用下，Z點(diǎn)的電壓升高，同時(shí)將MN7看作共源極，X點(diǎn)的電壓降低，形成了X—Y—Z—X的負(fù)反饋環(huán)路。

C部分由2個(gè)PMOS和2個(gè)NMOS構(gòu)成，MP5、MN6在導(dǎo)通時(shí)，構(gòu)成上拉電流源和下拉電流源，MP6和MN5的柵極穩(wěn)定電壓由B提供，MP6和MN5工作在飽和區(qū)，這樣避免了電荷共享以及電流失配、電荷注入等現(xiàn)象的產(chǎn)生。

圖2 電荷泵結(jié)構(gòu)示意圖

文獻(xiàn)［8］中電荷泵的基準(zhǔn)電路采用三級(jí)電流源串聯(lián)分壓結(jié)構(gòu)，基準(zhǔn)電路的抗噪聲能力較好，輸出電壓隨著電壓源擺動(dòng)影響較小；輸出采用1個(gè)PMOS和1個(gè)NMOS分別構(gòu)成電荷泵的上拉電流和下拉電流，可以通過(guò)調(diào)節(jié)MOS管尺寸的方法實(shí)現(xiàn)電流匹配。

文獻(xiàn)［9］中的電荷泵主要包含偏置產(chǎn)生電路和電流控制電路，采用2個(gè)控制信號(hào)控制電荷泵輸出的4路電流，通過(guò)共柵共源電流鏡鏡像偏置產(chǎn)生電路的偏置電流，電荷泵中的上拉和下拉電流分別由3個(gè)MOS管組成，并保證上下2個(gè)通路流過(guò)的電流相等，從而避免電流失配的問(wèn)題。

3 仿真結(jié)果

本電荷泵基于SMIC 0.13μm的CMOS工藝庫(kù)，用Codence的Spectre進(jìn)行仿真［10］，輸入頻率10MHz，輸入信號(hào)1的延遲時(shí)間為10ns，輸入信號(hào)2的延遲時(shí)間為40ns，電源電壓為1.2V，外接電容為2pF，充放電波形如圖3所示，充、放電電壓與電流的關(guān)系見(jiàn)表1、表2所列。

圖3 電荷泵充放電波形

V／V 0.859 0.832 0.806 0.780 0.755 0.731 0.707 0.684 0.661 0.639 I／μA 2.001 2.000 1.999 1.997 1.996 1.995 1.994 1.992 1.991 1.990

表2 電荷泵充電電壓與電流關(guān)系

電荷泵應(yīng)用在鎖相環(huán)中能實(shí)現(xiàn)快速鎖定，仿真波形如圖4所示，與文獻(xiàn)［8－9］中鎖定時(shí)間對(duì)比見(jiàn)表3所列。

該電荷泵使用的器件比較少，在一定程度上能節(jié)約芯片成本、減小芯片面積。在文獻(xiàn)［7］中，電荷泵由偏置電路部分和基準(zhǔn)電壓部分組成，其中偏置電路由10個(gè)PMOS和7個(gè)NMOS組成，基準(zhǔn)電壓部分使用了4個(gè)PMOS和6個(gè)NMOS，整個(gè)電荷泵使用了16個(gè)PMOS和15個(gè)NMOS，共計(jì)31個(gè)MOS管。在文獻(xiàn)［8］中，電荷泵包含了30個(gè)PMOS和15個(gè)NMOS。而本文中的電荷泵使用了8個(gè)PMOS和7個(gè)NMOS，一共15個(gè)MOS管和1個(gè)電阻，大大減少了MOS管的數(shù)量。

圖4 電荷泵應(yīng)用在鎖相環(huán)中仿真圖

表3 鎖相環(huán)鎖定時(shí)間對(duì)比

從圖3、圖4及表1～表3可以得出：

（1）電荷泵放電電流和充電電流穩(wěn)定在2μA，有效地抑制了電流失配現(xiàn)象的產(chǎn)生。

（2）從電荷泵充放電的過(guò)程可以看出，輸出電壓的波形在充放電時(shí)，輸出電壓比較穩(wěn)定，抖動(dòng)較小；在充電或放電時(shí)，波形沒(méi)有任何凹凸情況，這表明狀態(tài)切換時(shí)，電荷共享得到了很好的抑制。

（3）電荷泵應(yīng)用在鎖相環(huán)中時(shí)，鎖定時(shí)間在1.8μs，與文獻(xiàn)［8－9］相比，本文的鎖相環(huán)能實(shí)現(xiàn)快速鎖定。

4 結(jié)束語(yǔ)

本文設(shè)計(jì)了一種基于基準(zhǔn)電壓源結(jié)構(gòu)的電荷泵，在SMIC 0.13μmCMOS工藝基礎(chǔ)上實(shí)現(xiàn)，輸入采用10MHz的時(shí)鐘信號(hào)，電源電壓為1.2V，電荷泵輸出端接1個(gè)2pF的電容用于將電流轉(zhuǎn)化為電壓。仿真結(jié)果顯示此電荷泵輸出電壓平穩(wěn)，電荷泵噪聲小，充放電電流穩(wěn)定，很好地抑制了電荷共享、電流失配等寄生效應(yīng)。該電荷泵應(yīng)用在鎖相環(huán)中，能實(shí)現(xiàn)快速鎖定。

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Design of a charge pump applied in CMOS phase－locked loop

JIAN Yuan－kai， XIE Guang－jun， MAO Jia－jia
（School of Electronic Science and Applied Physics，Hefei University of Technology，Hefei 230009，China）

Charge pump is an important module in phase－locked loop（PLL）.Its performance directly determines whether the stability and indicators of work is good or bad in PLL system.However，there are still problems existing in the traditional structure of the charge pump such as charge sharing，current mismatch and so on.In this paper，a circuit based on a reference voltage source is designed by using SMIC 0.13μm CMOS process technology.An external 2pF capacitance is added to convert output current to voltage，and the simulation of the circuit is completed by using Cadence.The results demonstrate that the CMOS charge pump circuit has many advantages such as smoothing output voltage，stable charge and discharge，etc.The parasitic effects such as charge sharing and current mismatch are prevented.The charge pump applied in PLL can be rapidly locked.

charge pump；charge sharing；current mismatch；phase－locked loop（PLL）；locking time；circuit simulation

TN432

A

1003－5060（2012）11－1506－04

10.3969／j.issn.1003－5060.2012.11.016

2012－03－16；

2012－06－25

合肥工業(yè)大學(xué)博士專項(xiàng)基金資助項(xiàng)目（2011HGBZ0953）

簡(jiǎn)元?jiǎng)P（1987－），男，貴州貞豐人，合肥工業(yè)大學(xué)碩士生；

解光軍（1970－），男，安徽合肥人，博士，合肥工業(yè)大學(xué)教授，碩士生導(dǎo)師.

（責(zé)任編輯 何曉雄）