一種多路音頻編解碼系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

沈佐峰，陳 曦

(中國(guó)電子科技集團(tuán)公司第三十研究所，四川 成都 610041)

0 引言

64 Kb/s的A律或μ律的脈沖編碼調(diào)制（PCM）編碼在大容量的光通信系統(tǒng)和數(shù)字微波系統(tǒng)中已經(jīng)得到廣泛的應(yīng)用[1]，但由于占用較大的傳輸帶寬和具有復(fù)雜的成幀結(jié)構(gòu)，PCM編碼不適合于低帶寬系統(tǒng)的應(yīng)用[2]。連續(xù)可變斜率增量（CVSD，Continuously Variable Slope Delta）調(diào)制以其較低的應(yīng)用難度、低成本和高編碼速率，較好的語(yǔ)音質(zhì)量的優(yōu)勢(shì)廣泛應(yīng)用與戰(zhàn)術(shù)通信、衛(wèi)星通信等語(yǔ)音傳輸領(lǐng)域[3]。

CVSD編碼技術(shù)已非常成熟，可選擇的商用編碼轉(zhuǎn)換芯片種類(lèi)豐富，但大多只能進(jìn)行單路編碼，而專(zhuān)用的群路編碼轉(zhuǎn)換芯片寥寥無(wú)幾。本文從研究CVSD的編碼原理起，重點(diǎn)提出了一種應(yīng)用于以太網(wǎng)，基于FPGA+編碼轉(zhuǎn)換芯片為架構(gòu)的群路CVSD和PCM互轉(zhuǎn)的系統(tǒng)，以滿足群路編碼轉(zhuǎn)換的應(yīng)用 需求。

1 CVSD編碼原理

CVSD編碼，即增量調(diào)制（ΔM）編碼，是基于PCM 方式的基礎(chǔ)上發(fā)展起來(lái)的另一種模擬信號(hào)數(shù)字傳輸方法。PCM編碼采用多位的二進(jìn)制代碼去表示模擬信號(hào)的抽樣值大小，產(chǎn)生一個(gè)非線性的8 bit二進(jìn)制數(shù)據(jù)。而增量調(diào)制只需要1 bit二進(jìn)制碼來(lái)表示相鄰抽樣值的相對(duì)大小。但是普通增量調(diào)制的量階δ在整個(gè)編碼過(guò)程中是固定不變的，因此它會(huì)引起兩類(lèi)失真，一類(lèi)是斜率過(guò)載失真；第二類(lèi)為顆粒失真。CVSD就是為了解決這對(duì)矛盾提出的方法，它的量階δ隨著輸入語(yǔ)音信號(hào)平均斜率大小而連續(xù)變化，使其適應(yīng)信源信號(hào)的短時(shí)特性，從而可以很好地跟蹤輸入信號(hào)[4]。

CVSD工作于編碼方式時(shí)，其編解碼系統(tǒng)框圖如圖1所示。模擬語(yǔ)音信號(hào)經(jīng)抽樣數(shù)字化后與預(yù)測(cè)值產(chǎn)生器產(chǎn)生的預(yù)測(cè)值進(jìn)行比較。在每個(gè)時(shí)鐘周期內(nèi)，若輸入語(yǔ)音信號(hào)≥預(yù)測(cè)值，則編碼輸出為“1”，否則編碼輸出為“0”[5]。編碼輸入三連碼檢測(cè)模塊進(jìn)行三連電平的判決，通過(guò)量階調(diào)整模塊和預(yù)測(cè)值產(chǎn)生模塊產(chǎn)生動(dòng)態(tài)的量階和預(yù)測(cè)值[6]。

圖1 CVSD編解碼器框

CVSD工作于譯碼方式時(shí)，其實(shí)現(xiàn)方式和編碼過(guò)程中預(yù)測(cè)值的產(chǎn)生模塊相同，只需要在預(yù)測(cè)值模塊后端加上數(shù)字低通FIR濾波器濾除前端產(chǎn)生的高頻分量，保證頻率范圍為300～3 400 Hz的語(yǔ)音信號(hào)能夠恢復(fù)，起到降噪和平滑的效果[7]。

2 多路音頻編碼轉(zhuǎn)換系統(tǒng)

2.1 系統(tǒng)架構(gòu)設(shè)計(jì)

本文設(shè)計(jì)的多路音頻編碼轉(zhuǎn)換系統(tǒng)主要應(yīng)用于以太網(wǎng)承載的實(shí)時(shí)RTP語(yǔ)音業(yè)務(wù)的編碼轉(zhuǎn)換。系統(tǒng)采用FPGA+音頻編碼轉(zhuǎn)換模塊的硬件架構(gòu)。優(yōu)勢(shì)在于：①FPGA設(shè)計(jì)靈活性高、擴(kuò)展性強(qiáng)；②滿足群路實(shí)時(shí)業(yè)務(wù)的并發(fā)處理、性能優(yōu)越；③音頻模塊接口簡(jiǎn)單，PCB面積小，可以根據(jù)業(yè)務(wù)需求靈活配置。

FPGA采用Xilinx公司的V5系列芯片，配合外圍電路組成。該芯片是 Xilinx公司較新推出的低功耗、高性能FPGA。它邏輯資源、塊RAM、PLL資源豐富，有高速串行收發(fā)器可以使用。FPGA主要用于實(shí)現(xiàn)對(duì)外千兆以太網(wǎng)接口，以太網(wǎng)協(xié)議幀的解析和封裝、和音頻編解碼轉(zhuǎn)換模塊的接口轉(zhuǎn)換功能[8]。

音頻編碼轉(zhuǎn)換模塊以 4路音頻編碼轉(zhuǎn)換芯片為核心，配合壓擴(kuò)芯片、放大電路及電源組成，主要用于完成4路CVSD和PCM音頻碼流的互轉(zhuǎn)。該音頻編碼轉(zhuǎn)換系統(tǒng)功架構(gòu)如圖2所示。

圖2 音頻編碼轉(zhuǎn)換系統(tǒng)架構(gòu)

2.2 音頻編碼轉(zhuǎn)換模塊設(shè)計(jì)

音頻編碼模塊主要由PCM編解碼芯片、運(yùn)算放大器、壓擴(kuò)芯片、CVSD編解碼芯片組成。

音頻編碼轉(zhuǎn)換模塊的原理框圖如圖3所示。編碼轉(zhuǎn)換過(guò)程涉及到 A/D、D/A轉(zhuǎn)換，數(shù)、模電源完整性設(shè)計(jì)。防止數(shù)、模信號(hào)的相互干擾，直接關(guān)系到話音質(zhì)量。這里采用模擬電源單獨(dú)供電、濾波電容去噪、直流耦合等方法對(duì)模擬信號(hào)進(jìn)行處理，保證了編碼轉(zhuǎn)換后的話音質(zhì)量不會(huì)損失。

音頻編碼轉(zhuǎn)換的數(shù)據(jù)處理分為下行處理（CVSD轉(zhuǎn)PCM）和上行處理（PCM轉(zhuǎn)CVSD），2個(gè)處理流程基本可逆，這里分別進(jìn)行介紹。

下行處理：數(shù)字CVSD串行碼流送入編碼轉(zhuǎn)換模塊后，先送入CVSD編解碼芯片轉(zhuǎn)換成模擬信號(hào)；之后經(jīng)過(guò)第一級(jí)運(yùn)放進(jìn)行增益控制；接著送入壓擴(kuò)芯片進(jìn)行語(yǔ)音擴(kuò)張，再經(jīng)過(guò)第二級(jí)運(yùn)放進(jìn)行增益控制；最后送入PCM編解碼芯片的編碼輸入引腳，將模擬信號(hào)編碼成數(shù)字PCM信號(hào)輸出，完成CVSD數(shù)字信號(hào)到PCM數(shù)字信號(hào)的轉(zhuǎn)換。

上行處理：數(shù)字PCM串行碼流送入編碼轉(zhuǎn)換模塊后，先送入PCM編解碼芯片轉(zhuǎn)換為模擬信號(hào)；之后經(jīng)過(guò)第一級(jí)運(yùn)放進(jìn)行增益控制；接著送入壓擴(kuò)芯片進(jìn)行語(yǔ)音壓縮，再經(jīng)過(guò)第二級(jí)壓放進(jìn)行增益控制；最后送入CVSD編解碼芯片的編碼輸入引腳，將模擬信號(hào)編碼為CVSD數(shù)字信號(hào)輸出，完成PCM數(shù)字信號(hào)到CVSD數(shù)字信號(hào)的轉(zhuǎn)換。

各級(jí)芯片之間都采用電容進(jìn)行隔直處理。

2.3 FPGA接口模塊設(shè)計(jì)

FPGA對(duì)外采用標(biāo)準(zhǔn)的千兆以太網(wǎng)SGMII接口，由千兆以太網(wǎng)承載IP，IP承載UDP，UDP承載標(biāo)準(zhǔn)的RTP業(yè)務(wù)包。FPGA邏輯主要用于實(shí)現(xiàn)千兆以太網(wǎng)接入，對(duì)上下行以太網(wǎng)數(shù)據(jù)幀頭的解析，以及對(duì)需要進(jìn)行編碼轉(zhuǎn)換的業(yè)務(wù)數(shù)據(jù)進(jìn)行分組包至比特流、比特流至分組包的轉(zhuǎn)換。完整的RTP業(yè)務(wù)包幀格式如所圖4示。

FPGA邏輯主要由6個(gè)功能模塊組成，分別是：千兆以太網(wǎng)MAC、以太網(wǎng)幀解析模塊、話音業(yè)務(wù)通道分離模塊、編碼轉(zhuǎn)換接口模塊、輪詢合路模塊和以太網(wǎng)幀封裝模塊，其中千兆以太網(wǎng) MAC采用Xilinx公司提供軟核實(shí)現(xiàn)，可以實(shí)現(xiàn)從物理層到鏈路層功能。

簡(jiǎn)單介紹FPGA處理流程：SGMII接口輸入的數(shù)據(jù)經(jīng)過(guò)千兆以太網(wǎng) IP Core恢復(fù)成標(biāo)準(zhǔn)的以太網(wǎng)MAC幀；接著數(shù)據(jù)包送入以太網(wǎng)幀解析模塊通過(guò)判斷MAC和VLAN組合，對(duì)業(yè)務(wù)數(shù)據(jù)類(lèi)型進(jìn)行判讀，從中提取屬于RTP業(yè)務(wù)的數(shù)據(jù)包；RTP業(yè)務(wù)數(shù)據(jù)包送入通道分離模塊，根據(jù)通道編號(hào)將數(shù)據(jù)包分離到多個(gè)通道，分別送入對(duì)應(yīng)的編碼轉(zhuǎn)換接口模塊。編碼轉(zhuǎn)換接口模塊負(fù)責(zé)完成和音頻編碼轉(zhuǎn)換模塊的接口，分組到比特流及比特流到分組的轉(zhuǎn)換，數(shù)據(jù)包的緩存功能。每個(gè)經(jīng)編碼轉(zhuǎn)換后的數(shù)據(jù)合并到1路后送入以太網(wǎng)幀封裝模塊封裝成以太網(wǎng)幀后經(jīng)過(guò)千兆以太網(wǎng) IP Core送出。FPGA程序邏輯框圖如圖5所示。

圖3 音頻編解碼模塊原理框

圖4 以太網(wǎng)承載RTP業(yè)務(wù)幀格式

圖5 FPGA程序邏輯框

3 仿真和實(shí)驗(yàn)

FPGA工程使用 Xilinx公司最新的開(kāi)發(fā)平臺(tái)ISE12.1進(jìn)行開(kāi)發(fā)，使用ModelSim 6.4進(jìn)行了程序功能時(shí)序仿真，采用Verilog HDL語(yǔ)言進(jìn)行編程[9]。本設(shè)計(jì)難點(diǎn)，編碼轉(zhuǎn)換接口模塊的仿真。在仿真程序設(shè)計(jì)時(shí)，考慮各個(gè)可能出現(xiàn)的情況，遍歷所有分支，進(jìn)行最大容量的數(shù)據(jù)測(cè)試仿真。

為了充分驗(yàn)證設(shè)備編碼轉(zhuǎn)換功能和性能，這里搭建了專(zhuān)門(mén)的測(cè)試平臺(tái)。測(cè)試平臺(tái)采用計(jì)算機(jī)從話筒實(shí)時(shí)采集實(shí)時(shí)話音數(shù)據(jù)轉(zhuǎn)化成數(shù)字PCM信號(hào)，經(jīng)千兆以太網(wǎng)承載，通過(guò)光電轉(zhuǎn)換模塊，送入話音編碼轉(zhuǎn)換系統(tǒng)進(jìn)行PCM至CVSD的編碼轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)據(jù)送到CVSD音頻播放板放音。設(shè)計(jì)同時(shí)支持通過(guò)CVSD音頻播放板采集實(shí)時(shí)話音數(shù)據(jù)并轉(zhuǎn)換成數(shù)字 CVSD信號(hào)，送入話音編碼轉(zhuǎn)換系統(tǒng)進(jìn)行CVSD至 PCM 的編碼轉(zhuǎn)換，最后送到計(jì)算機(jī)播放PCM語(yǔ)音。測(cè)試系統(tǒng)框圖如6所示。

為了測(cè)試語(yǔ)音信號(hào)通過(guò)設(shè)備編碼轉(zhuǎn)換后的音質(zhì)，

采用Digital Speech Level Analyser II設(shè)備進(jìn)行音質(zhì)Mosfer測(cè)試，測(cè)試結(jié)果，PCM 4.3分,CVSD 3.8分(總分5分)。以上測(cè)試結(jié)果顯示,語(yǔ)音經(jīng)過(guò)本設(shè)備編解碼轉(zhuǎn)換后音質(zhì)理想,設(shè)備功能完備、性能優(yōu)良,設(shè)計(jì)可行。

圖6 編碼轉(zhuǎn)換測(cè)試系統(tǒng)

4 結(jié)語(yǔ)

CVSD和PCM都是目前常用的2種模擬語(yǔ)音數(shù)字化編碼技術(shù)，各自都有廣泛的應(yīng)用領(lǐng)域，應(yīng)用中常需要進(jìn)行編碼方式的互相轉(zhuǎn)換。本文基于常用的編碼轉(zhuǎn)換芯片，設(shè)計(jì)出一種基于FPGA+編碼轉(zhuǎn)換模塊架構(gòu)的群路PCM和CVSD編碼轉(zhuǎn)換系統(tǒng)。經(jīng)測(cè)試表明，本文設(shè)計(jì)的系統(tǒng)性能優(yōu)良、應(yīng)用靈活，可以廣泛的應(yīng)用于無(wú)線、有線語(yǔ)音通信系統(tǒng)，具有廣闊的應(yīng)用前景。

[1] 潘佳懿，李茜，胡愛(ài)群.A律壓擴(kuò)特性對(duì)大信號(hào)疊加小信號(hào)的影響[J].信息安全與通信保密，2009(08)：67-69.

[2] 王可，袁東風(fēng). 用ADSP2105實(shí)現(xiàn)ADPCM-PCM編碼轉(zhuǎn)換[J].通信技術(shù)，2001(06)：51-53.

[3] 薛紅榮，王雪芳. FPGA完成CVSD與PCM編碼轉(zhuǎn)換[J]. 計(jì)算機(jī)與網(wǎng)絡(luò)，2008(16)：43-45.

[4] CHONG K U, HWANG S L. A Study of the Comparative Performance of Adaptive Delta Modulation Systems[J]. IEEE Transactions On Communications,1980, 28(01):96-102.

[5] 黃富貴，朱志國(guó)，孫波. 語(yǔ)音編碼調(diào)制的CVSD算法及實(shí)現(xiàn)[J]. 聲學(xué)與電子工程，2005(04)：19-22.

[6] 陳普躍，潘克修. 基于FPGA的32Kbit/s CVSD語(yǔ)音編解碼器的實(shí)現(xiàn)[J]. 器件與電路，2005(09)：30-32.

[7] 候燦靖，達(dá)新宇.地空數(shù)話電臺(tái)語(yǔ)音單元的設(shè)計(jì)及實(shí)現(xiàn)[J]. 通信技術(shù)，2006(增刊)：203-205.

[8] 錢(qián)敏，曹云鵬，章敏,等. 基于FPGA/HDL的紅外遙控接收信號(hào)解碼器設(shè)計(jì)[J]. 通信技術(shù)，2009，42（08）：219-221.

[9] 徐欣. 基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)[M]. 北京：機(jī)械工業(yè)出版社，2004.