一種改善DDS電路系統雜散方法研究

高建棟，韓壯志，何 強，郭寶鋒

（軍械工程學院雷達工程教研室，河北 石家莊 050003）

0 引 言

直接數字頻率合成器（direct digital frequency synthesizer，DDS）具有頻率轉換時間短、頻率分辨率高、輸出相位連續、穩定度高、可編程、全數字化、易集成等優點[1]，已經廣泛應用于通信、航天、雷達和高速儀表儀器等領域。在實際應用中，DDS的輸出都會存在一定量的雜散信號。DDS芯片的雜散信號主要有相位截斷誤差、幅度量化誤差和DAC非線性誤差[2-3]3個來源。文獻[4]主要對相位截斷誤差進行了分析，并提出了用相位抖動注入法和延時疊加法來改善DDS的輸出雜散。文獻[5]對無相位截斷情況下幅度量化雜散信號的功率和頻域特征進行了系統深入的分析、仿真和實際測量，得到一些重要的規律性結論。相對其他兩種雜散來源，對DDS輸出信號頻譜影響最為關鍵的是DAC的非線性干擾[6]。對于DAC的非線性對DDS輸出信號的影響，研究比較少[7]。

DDS的3種雜散來源，都是由DDS自身的結構特點決定的，當DDS芯片的各個參數確定以后，這些雜散不可避免地要出現在輸出信號中，引起輸出信號的不純凈。由于已經有較多文獻對相位截斷誤差和幅度量化誤差做了深入的分析[2-6]，本文不再對這兩種雜散進行研究。本文主要研究DAC非線性對輸出雜散的影響，分析了DDS電路系統中引起雜散的原因，并提出了一種能有效改善DDS電路輸出雜散的方法。

1 理想條件下DDS輸出頻譜分析

在理想條件下，DDS等效于一個理想的采樣保持電路。其中，相位累加器和查詢表結合起來相當于一個采樣器，采樣周期為Tc=1/fc，DAC相當于一個理想的保持電路，對采樣數據實現階梯方式重構。

設輸出信號頻率為f0，對信號S1（t）=sin（2πf0t）進行采樣，得到采樣信號為

通過式（3）可以看出，理想DDS輸出頻譜是包絡為Sa函數的離散譜線，且僅存在于mωc±ω0（m=0，1，2，…）。圖1是理想DDS輸出的頻譜圖。

圖1 理想DDS輸出頻譜圖

由奈奎斯特采樣定理可知，要恢復出理想波形，輸出頻率 f0不能超過 0.5fc。若超過 0.5fc，則一階鏡像頻率就會落在奈奎斯特帶寬內，即0.5fc內，就不能恢復出理想波形了。而且考慮實際的濾波器并不是理想的，它存在一個過渡帶的問題，所以工程上一般將DDS的輸出頻率限制在0～0.4fc內。

2 DDS電路系統輸出雜散分析

當DDS芯片的各個參數確定以后，引起DDS電路系統輸出雜散的模型如圖2所示。其中φ（1）表示的是電源紋波引入的雜散，φ（2）表示的是參考時鐘質量不佳引入的雜散，φ（3）表示的是低通濾波器設計不合理引入的雜散，φ（4）表示的是DDS輸出頻段選擇不合適引入的雜散。除此之外，還有電路電磁兼容性設計不合理引入的雜散，下面分別加以分析。

圖2 DDS電路雜散模型

（1）電源紋波較大。電源紋波是疊加在直流穩定量上的交流分量，它是調整和濾波電路后面直流輸出電壓中所殘存的交流和噪聲成分。紋波一般是通過調制的方式干擾有用信號，易在電路中產生各種頻率成分的諧波，所以電源紋波會增加額外的雜散。

（2）參考時鐘質量不佳。DDS內置PLL倍頻部分，可以使外部較低頻率的參考時鐘經過倍頻后產生較高頻率的DDS系統參考時鐘源。這樣雖然可以簡化電路結構，但會使輸出譜嚴重惡化，而且噪聲基底也會變高，近端噪聲也較大。除此之外，啟用內部PLL還會使工作電流增大100mA左右，這對長期工作的DDS芯片也有不利的影響。

（3）濾波器設計不合理。一般在DDS的輸出后面都要加一個濾波器來抑制雜散，濾波器設計不當會造成濾波效果不好，會使雜散分量落入輸出頻帶，使系統性能下降。

（4）輸出頻段選擇不合適。輸出頻段選擇不合適時，由于DAC非線性產生的諧波分量會與時鐘頻率產生差頻信號，差頻信號很容易落入奈奎斯特帶寬內，引起較大雜散。

（5）電磁兼容設計不合理。電磁兼容是指電氣及電子設備在共同的電磁環境中能執行各自功能的共存狀態，電磁兼容性對系統的雜散等重要性能有很大的影響。如果系統PCB設計不合理，或屏蔽措施不當，也會使系統輸出雜散很大。

對于這幾類引起DDS電路較大雜散的原因，本文主要分析了輸出頻段選擇這方面對輸出雜散的影響，并結合具體仿真實驗進行討論，提出了如何選擇輸出頻段來改善輸出信號的辦法。

3 輸出頻段選擇對雜散影響

理論上DAC為線性器件，DAC在轉換中數字量的最低位所表示的模擬量稱為LSB（least significant bit），然后數字輸入每增加1，模擬輸出就會增加一個LSB，所以輸入輸出曲線成臺階狀。但由于不理想狀況的存在，包括DAC的積分非線性、差分非線性、DAC轉換過程中出現的毛刺等等，使得輸出并不能完全代表輸入，包括幅度上和時間上的不同，而且每一個臺階上的高度也不盡相同，有高有低。

理想DAC的特性曲線是一條斜線，設為y=ax+b，數字輸入位于x軸，模擬輸出位于y軸。x軸上輸入范圍是 M～N，y軸的輸出范圍是 P～Q，其中 M、N、P、Q表示的是邊界值。信號g（t）代表一個無失真的正弦波輸入，由M～N之間離散的數字組成，時間軸向下。信號u（t）代表信號的模擬輸出，范圍在P～Q內，時間軸向右。

理想條件下，DAC的特性曲線為線性，當輸入信號為正弦波時，通過DAC的輸出信號也為同頻率的正弦波，只是幅度上有所差異，如圖3（a）所示；在非理想條件下，由于前面分析的不理想狀況的存在，使查表所得的幅度序列從DAC的輸入到輸出經過一個非線性過程。設非線性特性曲線函數為y=f（x），如果f（x）的各階導數存在，則可以展開為如下冪級數，系數取決于y=f（x）的各階導數

由于x的值較小，可以忽略三次方項以上的高次項，即

其中a0+a1x屬于線性函數，不會產生諧波分量。為了分析非線性對DAC的影響，可以令非線性特性曲線為y=a2x2，通過作圖法，得到的輸出結果u（t）如圖3（b）所示。可以看出，信號輸出明顯出現了失真。根據傅里葉級數展開式，會產生輸出信號f0的各次諧波分量。盡管實際中DAC器件的特性曲線與理想的直線幾乎沒有偏差，但是即使有最微小的偏差也會導致輸出頻譜中出現諧波雜散。由于DDS是采樣系統，這些諧波會以時鐘頻率fc為周期進行搬移，產生混頻信號f，即

式中：m，n——任意整數。

當輸出頻段選擇不合適時，這些混頻信號落到奈奎斯特帶寬內就形成了不需要的雜散頻率，頻率的位置可以確定，但幅度一般難以確定。一般說來，諧波次數越低，幅度就越大。

圖3 DAC輸入輸出波形圖

上面分析了由于DAC的非線性會產生輸出頻率f0的諧波。根據奈奎斯特準則，所有大于0.5fc的諧波都將搬移到0～0.5fc范圍內（稱為第一奈奎斯特帶），第二奈奎斯特帶為 0.5fc～fc，第三奈奎斯特帶為fc～1.5fc，依此類推。搬移時奇數奈奎斯特帶的頻譜直接復制到第一奈奎斯特帶，而位于偶數奈奎斯特區域的頻譜經過鏡像搬移到第一奈奎斯特區域。DDS非線性引入雜散如圖4所示。其中，a譜線是輸出頻率f0的主譜線，f是時鐘頻率fc泄露譜線。根據DDS的內部工作原理可知，b、c是由于DAC非線性產生的a的諧波，d、e是由于頻譜搬移產生的譜線。如果考慮DDS的外部因素，由于DAC的外部器件也會存在一定的非線性，所以產生了諧波b、c譜線，d、e則是諧波與時鐘泄露f產生的差頻。

圖4 DDS非線性引入雜散頻譜圖

根據圖4可以看出，時鐘頻率泄露與輸出頻率諧波nf0產生的差頻信號d、e很容易落入奈奎斯特帶寬內，并且有可能造成離主譜線很近。判斷這種雜散離主譜線距離的一般公式為

式中：N——離輸出頻率f0最近的特殊頻率的除數，表達式為N=。

由式（7）可以得到如下結論：當 N=3，4，5，6，7…，即當輸出頻率 f0靠近 fc/3、fc/4、fc/5、fc/6、fc/7…時，差頻信號產生的雜散離輸出頻率f0很近，最后當距離主譜線只有幾十千赫茲時，這時候的雜散很難用濾波器去除。而且，這種雜散的幅度比較大，當經過倍頻電路后還要惡化，所以這種雜散會帶來嚴重的輸出頻譜譜質不純，在實際應用中不能讓它們出現在要求的輸出通帶內。所以在工程設計時，要充分考慮輸出頻帶，避免雜散分量落入其中，以此來獲得較好的雜散指標。設計中，DDS的輸出頻帶要限制在0～0.4fc這一頻段，而且不要跨越時鐘頻率的整數分頻點，也不要使輸出頻段離這些點太近。

4 實際電路應用

當輸出頻率f0=200 MHz，fc=850 MHz時，根據=212.5MHz離輸出頻率最近，所以取N=4。代入式（7），雜散離主譜線的距離為

使用AD公司的在線仿真工具ADIsimDDS對DDS的雜散特性進行的仿真，DDS芯片選擇AD9912芯片，結果如圖5所示。

圖5 輸出頻率f0=200MHz頻譜圖

從圖5中可以看出，雜散（左數第二根線）離主譜線50MHz，與計算值相符。

圖6 輸出頻率f0=212MHz頻譜圖

同理，當輸出頻率f0=212MHz時，可以計算得到雜散離主譜線的距離為頻譜如圖6所示。可以看出，此時雜散（左數第二根線）離主譜線只有2MHz。

本課題中，要求DDS芯片AD9912的輸出頻率范圍 f0為 218.75～256.25MHz，為使時鐘與輸出頻率的差頻諧波不在DDS的輸出頻帶內，應滿足：

因此，取參考時鐘fc為850MHz。當輸出頻率為245 MHz時，參考時鐘為850 MHz仿真結果如圖7所示，可以看出差頻雜散（左數第一根線）離主頻較遠，通過設計合理的濾波器就可以把這些雜散抑制得很好。

圖7 輸出頻率f0=245MHz頻譜圖

最后，本課題選擇電源紋波較小的線性電源和質量較好的850 MHz參考時鐘信號，優化電磁兼容性設計，結合帶通濾波器濾除鏡像頻率分量，測得輸出頻率為245 MHz信號的頻譜如圖8所示。圖中Span為400MHz，橫軸每格代表40 MHz，可以看出，除了設定的輸出頻率外，DDS輸出雜散諧波已被帶通濾波器濾除掉，雜散抑制優于-70 dBc，可以滿足絕大多數場合的要求。

圖8 DDS輸出頻譜（主頻245MHz）

5 結束語

在DDS電路系統設計過程中不免要引入雜散，包括DDS芯片自身的原因以及外部環境造成的影響，引起輸出信號的不純凈。本文主要分析了DDS電路系統中引起雜散的原因，并通過仿真分析提出了通過選擇輸出頻段來改善輸出雜散的方法，對提高DDS電路輸出信號的質量有很好的促進作用，在DDS電路設計方面具有指導意義。

[1]張美仙，王紅亮，丁海飛.基于DDS芯片的信號源設計[J].儀表技術與傳感器，2010（9）：54-56.

[2]蔡劍華，王先春，胡惟文.DDS雜散抑制技術的研究與實現[J].微電子學與計算機，2009，26（7）：127-133.

[3]胡仕兵，汪學剛，姒強.直接數字頻率合成技術雜散信號頻譜性能分析[J].電路與系統學報，2009，14（5）：87-91.

[4]張海濤，苗圃，李珍.DDS雜散抑制技術研究與仿真[J].計算機仿真，2011，28（2）：397-401.

[5]田新廣，李文法，孫春來，等.無相位截斷情況下DDS的幅度量化雜散特性分析[J].儀器儀表學報，2008，29（5）：914-920.

[6]楊杰，楊光，蔣國瓊，等.基于DDS的低雜散捷變頻合成器設計[J].信息與電子工程，2011，9（4）：422-425.

[7]馬令坤，張震強，黨宏社.DDS頻率合成器雜散的分析與仿真[J].微電子學與計算機，2007，24（7）：132-134.