基于FPGA的幅頻數字均衡器設計

劉 虹

(廈門理工學院電子與電氣工程系，福建 廈門 361024)

基于FPGA的幅頻數字均衡器設計

劉 虹

(廈門理工學院電子與電氣工程系，福建 廈門 361024)

設計了一款以ALTERA公司Cyclone系列FPGA(現場可編程門陣列)芯片為控制核心的幅頻數字均衡器。原信號經過衰減后由高速A/D芯片TLC55401進行采集，而后送入由FPGA實現的IIR(無限脈沖響應)數字濾波器進行補償，再經D/A芯片THS5651將補償后的信號輸出，經低通濾波后，得到的輸出信號完全補償了信道造成的5dB衰減，幅頻均衡效果良好。

FPGA(現場可編程門陣列)；IIR(無限脈沖響應)；幅頻均衡

一個通信系統不可能完全滿足理想的波形傳輸無失真條件，因而出現串擾現象是不可避免的［1］。為了接收到比較理想的發送信號，必須對整個系統的傳遞函數進行矯正，以補償整個系統的幅頻和相頻特性。幅頻畸變是由幅頻特性不理想造成的，如電話線傳輸特性引起的幅頻畸變，在該畸變影響下，模擬信號將產生波形失真，數字信號將產生碼間串擾(ISI)，對此解決的方法是采用時域或頻域均衡技術。下面，筆者針對音頻信號在帶阻網絡信道中的衰減，在接收端添加線性補償網絡進行特性補償，并采用IIR濾波器實現。

1 方案論證

1.1核心器件選擇

設計一款數字濾波器來實現數字均衡，其核心算法既可選擇在FPGA(現場可編程門陣列)芯片上實現，也可選擇在DSP(數字信號處理)芯片上實現。DSP有專用的乘法器和針對FFT(快速傅里葉變換)算法的位倒敘尋址方式等，這些專門設計使得數據處理更加方便和快速。但DSP實現數字濾波器需要較復雜的外圍電路，而采用FPGA芯片時，可以通過DSP Builder并結合Matlab強大的濾波器設計功能來設計數字濾波器，該數字濾波器具有硬件執行速度快的特點。所以，進行方案設計時選擇ALTERA公司EP2C5T144C8N型FPGA為核心控制器件。

1.2數字均衡實現方案確定

均衡可以在時域或者頻域實現，在頻域實現均衡時，首先將輸入信號進行FFT(傅里葉)變換，然后根據補償要求直接對信號的頻譜進行縮放處理。由于處理的音頻信號頻率在中低頻附近，如果采用頻域均衡，對頻率的分辨率要求很高，這使系統實現的復雜程度提高。而時域均衡主要采用數字濾波器實現，這使得系統實現復雜程度降低。數字濾波器包括選擇FIR(有限長單位沖激響應)濾波器或者IIR(無限脈沖響應)濾波器，其中FIR濾波器雖然實現比較簡單且工作穩定，但要達到均衡目的需較高的階數，且硬件復雜度很高，而采用IIR濾波器時可以用較低的階數達到均衡目的。因此，采用IIR數字濾波器實現幅頻均衡。

2 系統設計

2.1總體結構

以正弦信號為測試信號，該信號通過信道時引起幅頻畸變，該畸變信號經過A/D轉換后由數字均衡器進行幅頻均衡處理，再經D/A轉換后由低通濾波器輸出最終模擬信號。系統總體實現框圖如圖1所示。

圖1 系統實現框圖

2.2數字均衡器

圖2 信道幅頻特性曲線圖

信號經過信道傳輸受到干擾時會引起信號畸變，因而必須對整個系統的傳遞函數進行校正，使接收到的信號與所發信號之間的誤差在能夠接受的范圍內。由于采用串接一個濾波器的方式可以補償整個系統的幅頻特性，因而稱該濾波器為數字均衡器［2］。設計均衡器時必須以信道的幅頻特性為基礎。通過實際測試，該設計中所要補償的信道幅頻特性如圖2所示。

由圖2可知，該信道屬于帶阻網絡，其阻帶頻率下限為84Hz，阻帶頻率上限為4.4kHz，截止頻率下限為33Hz，截止頻率上限為10kHz。為了補償該信道的幅頻損失，數字均衡器應采用帶通濾波器實現，其幅頻特性應與帶阻網絡相反。經調試，所設計的數字濾波器的相關參數如表1所示。

表1 數字濾波器設計參數

由此得出該IIR濾波器的傳遞函數為：

式中，H(jw)為傳遞函數，jw為復頻率，Hz；Z為Z域自變量。

根據上述傳遞函數并利用Matlab建立濾波器仿真模型，該仿真模型包括直接Ⅱ型與級聯型2種類型［3］。

利用DSP Builder分別將以上2種濾波器模型轉化為VHDL文件，嵌入FPGA中進行調試，FPGA的算法實現框圖如圖3所示。

圖3 FPGA算法實現框圖

經硬件測試，發現直接Ⅱ型IIR濾波器對低頻信號的濾波效果不理想，出現了輸出信號失真的現象(見圖4)。在輸入信號相同的情況下，采用級聯型IIR濾波器能收到較好的濾波效果，沒有出現輸出信號失真的現象(見圖5)。因此，設計時采用級聯型IIR濾波器模型。

圖4 直接Ⅱ型IIR濾波器輸出信號 圖5 級聯型IIR濾波器輸出信號

2.3低通濾波器

為了使D/A轉換出來的波形不失真，在D/A輸出端加上低通濾波器濾除高頻波。低通濾波器電路圖如圖6所示。

2.4試驗分析

為了測試幅頻數字均衡器的硬件性能，輸入多組不同頻率的信號，得到最終輸出信號頻譜如圖7所示。從圖7可以看出，輸出信號的增益曲線在10～20kHz范圍內趨于直線，且增益變化不超過2dB，說明設計的數字均衡器能有效補償由帶阻網絡所引起的信道損失，從而達到了幅頻均衡的目的。

圖6 低通濾波器電路圖 圖7 輸出信號頻譜圖

3 結 語

利用Matlab強大的仿真功能，并結合DSP Builder對所設計的濾波器進行硬件描述語言的自動轉換，可以避免在硬件上直接進行浮點設計的麻煩。試驗分析表明，基于FPGA實現的數字濾波器能夠實現良好的幅頻均衡效果，說明上述設計方法是可行的。

［1］曹志剛，錢亞生.現代通信系統［M］.清華大學出版社,2007.

［2］李建生，杜慶治.幅頻畸變的均衡研究［A］.北京:中國通信學會第五屆學術年會論文集［C］. 2008:46-49.

［3］李彬.基于Matlab的IIR和FIR濾波器的濾波仿真教學體會［J］.河北能源職業技術學院學報，2009,9(1):68-70.

10.3969/j.issn.1673-1409(N).2012.07.043

TN911.72

A

1673-1409(2012)07-N127-03

2012-04-13

廈門市指導性項目基金資助項目(3502Z20099009)。

劉虹(1978-)，女，2001大學畢業，碩士，講師，現主要從事數字信號與信息處理及芯片應用設計方面的教學與研究工作。

［編輯］ 李啟棟