一種應用于45 nm MOSFET 電學仿真的版圖相關的PSP 應力模型*

汪明娟，李 曦，張孟迪，任 錚，，胡少堅，石艷玲*

(1.華東師范大學電子工程系，上海200241;2.上海集成電路研發中心，上海201210)

隨著半導體器件特征尺寸日益減小并進入納米級別，版圖面積不斷縮小，各種物理效應變得越來越顯著，使MOSFET 的閾值電壓發生漂移，載流子的遷移率發生變化，進而改變了器件的輸出特性［1－4］。

在納米級的電路中，應力技術已成為提高CMOS性能不可缺少的一部分。通過DSL(Dual Stress Liner)技術和SMT(Stress Memorization Technique)技術獲取高的飽和電流［5－6］，采用Embedded SiGe 技術［7－8］增加溝道應力，從而提高載流子的遷移率。以及STI(Shallow Trench Isolation)［9］無意識的引入應力。但是同時這些技術的引入，讓版圖結構對器件的影響越來越顯著，我們從版圖布局來考慮各種應力對器件性能的影響，以此建立版圖相關的應力模型［10－12］。

至今已經提出了多種版圖相關的應力模型，如STI引起的機械應力模型［13］、WPE(Well－Edge Proximity Effect)模型［14］、由于接觸孔帶來的刻蝕終止層所引起的應力模型［15］等等。在現有文獻中的應力模型中，沒有單獨地分析多晶硅柵極相關應力效應的模型。

本文描述的版圖相關的應力模型采用的是45 nm 工藝器件，考慮了柵極PC 相關的版圖效應:相鄰PC 的間距、dummy PC 個數，并且考慮不同l/w 尺寸的器件下PC 間距作用，有一定的擴展性。根據以上版圖效應，繪制不同尺寸的器件，對器件進行測試和計算得到Idlin、Idsat、Vtlin、Vtsat隨著版圖參數變化的曲線圖。根據數據變化趨勢，提出一個經驗PSP 模型。該應力模型，是在原有的PSP 模型中，引入版圖參數和相應的影響系數，并將這些參數和模型公式以子電路的形式引入到PSP SPICE 模型平臺中去，重新定義PSP 模型中的兩個基本參數μ0和VFB0。該模型得到了實際測量數據的驗證，很好地擬合了測量數據的趨勢，保證電路的仿真更加準確。

PSP 模型是目前業界對22 nm ～130 nm 標準工藝MOSFET 進行建模時新型模型。PSP 模型是一種表面電勢模型(Surface－Potential)。與其他可選模型比較，表面勢模型更接近晶體管實際行為，并能夠就IC 性能做出更好的預測。因此考慮PSP 模型，顯得更加準確，有物理意義。

1 建立模型

研究發現可以用兩個主要機制來概括應力對器件性能的影響:一個是和遷移率相關;另一個是和閾值電壓相關。通過改變原有PSP 模型的兩個基本參數μ0和VFB0，建立一個經驗模型。

圖1 為本文描述的MOSFET 應力模型的版圖示意圖。本文考慮了以下版圖效應:相鄰PC 的間距pc，dummy PC 個數pcdum。

圖1 應力模型版圖示意圖

1.1 遷移率相關方程

模型介紹的第1 種機制是根據不同的版圖，調整μ0，下面是對應的方程:

其中，kμ0_s、kμ0_s1 分別表征是pc、pcdum 對遷移率影響程度的一次系數和二次系數，kstress_μ0是表征器件溝道長度l 和溝道寬度w 對遷移率的調制因子的參數。

1.2 閾值電壓相關方程

第2 種機制是根據不同的版圖，調整Vth0。下面是相應的方程:

其中，kvth0_s、kvth0_s1 分別表征是pc、pcdum 對閾值電壓影響程度的一次系數和二次系數，kstress_vth0 是表征器件溝道長度l 和溝道寬度w 對閾值電壓的調制因子的。

1.3 中間變量。

其中，invpc、invpceff、kstress_μ0和kstress_vth0 分別是中間變量。invpc 和invpceff 分別是對實際版圖參量和有效值做了倒數運算。其中，pc、pcdum 是模型參數，pceff、dum_eff 是相應的有效值。

2 實驗結果及討論

本文中所采用的目標器件是l=0.04 μm、w=0.5 μm 的nMSOFET。分別在Vds=0.1 V、1.1 V 的情況下，對器件施加掃描電壓Vbs、Vgs，得到曲線Id_Vgs_Vbs;以及在Vbs=0、1.1 V 的情況下，對器件施加掃描電壓Vds、Vgs，得到曲線Id_Vds_Vgs。然后從四張曲線中，分別計算出Idlin、Idsat、Vtlin、Vtsat的值。根據測量計算得到的結果，分別得到Idlin、Idsat、Vtlin、Vtsat隨著版圖參數變化的曲線圖，如圖2 和圖3 所示。圖中，實線是PSP 模型的仿真值，點是實際測量的值。

圖中，x 軸分別是上述版圖參數，y 軸分別是Idlin、Idsat、Vtlin、Vtsat。以目標器件為準，器件的Idlin、Idsat取其相對變化量，所以結果是百分比;Vtlin、Vtsat取其變化量，單位是mV。

2.1 多晶硅柵極間距pc

隨著pc 的增加，分布在晶體管溝道的應力就會相應的增加，使得載流子的遷移率增加。所以和載流子遷移率相關的電流都會有所增加，閾值電壓會相應的有所降低。圖2 是Idlin、Idsat、Vtlin、Vtsat隨著pc的變化曲線曲線。

圖2 Idlin、Idsat、Vtlin、Vtsat 隨著pc 的變化曲線

本文中，分別提供四組l/w，l/w=0.04/0.15、0.04/0.3、0.04/0.5、0.04/0.7。每一組l/w 下，pc分別取0.14、0.25、0.32、0.54、1 等5 個值，并且取pc=0.14 作為目標器件。由圖可知:對于相同l/w的器件，隨著pc 的增加，器件的Idlin、Idsat的值逐漸增加，Vtlin、Vtsat的值逐漸降低。其中Idlin和Idsat最大相對變化量分別是6.8%、7.17%，Vtlin、Vtsat最大變化量分別是7.88 mV、7.77 mV。并且由圖中可以觀察到，對于相同的pc 的器件，隨著l/w 的增加，器件的Idlin、Idsat的值逐漸降低，Vtlin、Vtsat的值逐漸增加。

2.2 dummy 多晶硅的個數pc_dum

Dummy poly 對于晶體管的影響主要原因是dummy 的個數會改變應力在晶體管中的分布。隨著dummy poly 個數的增加，分布在晶體管內部的應力會越來越弱，相當于是應力被多出來的dummy poly 給減弱了，所以晶體管溝道的應力減弱了，載流子的遷移率也減小了。從側面也可以看出:第一根dummy 對晶體管的影響比較明顯，而越遠離柵極的dummy 對晶體管的影響會越來越小。

圖3 Idlin、Idsat、Vtlin、Vtsat 隨著pc_dum 的變化曲線

圖3 所示的是Idlin、Idsat、Vtlin、Vtsat隨著pc_dum 的變化曲線。器件的l/w=0.04/0.5。pc_dum 分別取0、1、2、3、4 等5 個值，并且取pc_dum=2 作為目標器件。由圖可知:隨著pc_dum 的增加，Idlin、Idsat的值逐漸降低，Vtlin、Vtsat的值逐漸增加。其中Idlin和Idsat最大相對變化量分別是3.9%、4.6%，Vtlin、Vtsat最大變化量分別是4.9 mV、5 mV。

由以上一組組曲線可以看出，Idlin、Idsat與Vtlin、Vtsat的變化趨勢剛好相反，并且隨著參數的增加，Idlin、Idsat、Vtlin、Vtsat的變化趨勢都趨于平緩，呈水平收斂狀。

3 總結

本文提出了一種應用于45nm MOSFET 電學仿真的版圖相關的PSP 應力模型。該模型考慮了多晶硅柵極相關的兩種版圖效應:相鄰PC(多晶硅柵)的間距、dummy PC 個數，同時還包括了不同l/w尺寸的器件下PC 間距的影響，有一定的擴展性。該模型很好的擬合了測量數據，得到了測量數據的驗證。隨著半導體器件尺寸日益減小，器件結構越來越復雜，本文提出的模型對于電路設計來說非常有幫助。

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