基于HyperLynx的DDR2時鐘信號仿真方案

摘 要：為了解決通信設(shè)備中存儲數(shù)據(jù)的信號完整性問題，提出了一種使用HyperLynx仿真軟件對DDR2的時鐘信號進(jìn)行仿真的方案。

關(guān)鍵詞：DDR2 時鐘信號 仿真 IBIS模型

中圖分類號：TN929 文獻(xiàn)標(biāo)識碼：A 文章編號：1672-3791（2012）11（a）-0029-02

隨著集成電路技術(shù)的飛速發(fā)展，高速電路設(shè)計的應(yīng)用越來越廣泛，而在高速設(shè)計中所帶來的一系列問題也愈加凸顯。各種設(shè)備的信號速率，時鐘速率，相應(yīng)的工作頻率的提高對于設(shè)計的要求越來越高。在高速PCB設(shè)計中所產(chǎn)生的信號過沖、下沖、反射、振鈴、串?dāng)_等問題嚴(yán)重影響系統(tǒng)的正常工作[1]。有許多從邏輯角度看來正確的設(shè)計，在實際的PCB設(shè)計中若是對高速信號處理不當(dāng)將會導(dǎo)致整個設(shè)計的失敗，從而造成嚴(yán)重的經(jīng)濟(jì)損失[2]。所以，對信號的完整性分析，驗證高速PCB的設(shè)計是否合理是非常重要的事情。

通過對DDR2時鐘信號進(jìn)行信號完整性分析，用來改善其在高速PCB設(shè)計中所引發(fā)的諸多硬件問題。對高速，高密度的PCB進(jìn)行仿真分析，給出一種高速PCB設(shè)計的解決方案。

1 仿真模型

在進(jìn)行信號完整性仿真的過程中，建立實際驅(qū)動IC的模型是十分關(guān)鍵的。目前主要的可以用于PCB板級信號完整性分析的模型有三種：SPICE模型、IBIS模型和AMS模型[3]。在本設(shè)計中，我們選用IBIS模型來完成仿真工作。

IBIS（Input/output Buffer Informational Specification）是一個用于仿真的描述性文件，它描述了器件的數(shù)字輸入輸出端口電氣特性。IBIS模型的核心內(nèi)容是Buffer模型，這些Buffer模型以V/I曲線的形式，模擬出輸入和輸出阻抗的曲線。工程師可以利用這個模型通過仿真得出由于傳輸線的阻抗失調(diào)而引發(fā)的能量反射大小、串?dāng)_、EMC等失真波形。根據(jù)這些得到的仿真波形，運用調(diào)整拓?fù)浣Y(jié)構(gòu)、阻抗匹配、合理端接等技術(shù)來解決信號完整性的問題。

由于IBIS模型的行為特性，它不會泄漏器件的內(nèi)部邏輯電路的結(jié)構(gòu)，所以大多數(shù)廠家都樂意免費提供產(chǎn)品的IBIS模型，供用戶進(jìn)行仿真和輔助設(shè)計。對于一些暫時沒有可用的IBIS模型的電路，也可以使用SPICE進(jìn)行仿真，收集每個輸入/輸出緩沖器的V/I和V/T數(shù)據(jù)，來建立IBIS模型。

2 仿真設(shè)計

仿真過程采用Mentor公司的HyperLy

nx8.1版本對DDR2進(jìn)行仿真，通過在LineSim界面的前仿和BoardSim界面后仿來進(jìn)行IBIS模型的建模和仿真。首先，在原理圖前仿（LineSim）過程中，需要對PCB的疊層結(jié)構(gòu)，傳輸線的性能參數(shù)，IC元器件的仿真模型，電源電壓，以及軟件中的示波器進(jìn)行設(shè)置。其次，通過對仿真結(jié)果的分析，即對示波器輸出的波形進(jìn)行分析，來確定是否需要修改拓?fù)涞葘υO(shè)計進(jìn)行調(diào)整。在這里需要說明的是，在仿真器中所看到的波形曲線，就是根據(jù)我們在建模時所設(shè)計的拓?fù)湟约拔覀冞x用的IBIS模型而得出的。如果仿真結(jié)果不符合要求，需要對拓?fù)洌ヅ浞绞胶湍Ｐ蛢?nèi)的驅(qū)動進(jìn)行調(diào)整，直到波形符合相應(yīng)的規(guī)范要求。最后，我們需要做的是在PCB Layout完成后，把實際的PCB導(dǎo)入HyperLynx進(jìn)行PCB后仿驗證（BoardSim）。

DDR2的接口信息如下：驅(qū)動器外接8片DDR2 SDRAM芯片。

（1）驅(qū)動器：cn5640lp_600bg（Cavium）。

（2）接收端：MT47H128M8CF-3IT：H（Micron）。

（3）時鐘頻率：333 MHz。

（4）數(shù)據(jù)速率：667 Mbps。

（5）數(shù)據(jù)總線：點到點。

本設(shè)計中，驅(qū)動器需要外接8片DDR2 SDRAM芯片，所以對時鐘（CLK）信號要求很高。并且此DDR2存儲器是包含ODT（On Die Termination）部分的，ODT是指內(nèi)核的終結(jié)電阻器，它有效的防止了數(shù)據(jù)線終端反射信號，保證了最佳的數(shù)據(jù)信號波形。所以，此設(shè)計仿真的重點是CLK信號的仿真。

2.1 時鐘信號前仿真

時鐘信號的拓?fù)湓O(shè)計為T型拓?fù)洌治鲈谕負(fù)涞姆植纥c處增加一個4.7 pf的補償電容的影響。時鐘（CLK）信號是差分信號，采用100 ohm阻抗匹配。時鐘線的長度預(yù)設(shè)為2.5 inch。在HyperLynx中，建立驅(qū)動器IBIS模型后得出的拓?fù)浣Y(jié)構(gòu)圖。

方案一：利用T型拓?fù)浣Y(jié)構(gòu)，拓?fù)渲性诜植纥c處有一個4.7 pf的補償電容。仿真波形如圖1所示。

波形分析：從圖2中可以看到，在門限閥值內(nèi)（0.7～1.1 V）單調(diào)性不明顯，有回勾現(xiàn)象。分析原因，由于4.7 pf的補償電容作用于信號波形，導(dǎo)致信號波形出現(xiàn)回勾現(xiàn)象。

方案二：根據(jù)以上分析結(jié)果，調(diào)整方案，仍然采用T型拓?fù)浣Y(jié)構(gòu)，移除4.7 pf的補償電容。仿真波形如圖2所示。

波形分析：從圖2中可以看到，在門限閥值內(nèi)（0.7～1.1 V）顯示出單調(diào)性，無回勾現(xiàn)象，可以順利翻轉(zhuǎn)。

2.2 時鐘信號后仿真

2.2.1 時鐘信號后仿真解決方案

與前仿中相同，時鐘（CLK）信號選用的是T型拓?fù)浣Y(jié)構(gòu)，因為時鐘信號是差分信號，所以采用100 ohm阻抗匹配。在前仿中，仿真時鐘線的長度為2.5 inch，而實際布線完成后，測量得到的時鐘線長度為4.17 inch，大于我們之前的預(yù)期。所以，需要對這組信號進(jìn)行后仿的采樣測試。

在前仿的仿真報告中，我們可以看出，無論是移除還是保留4.7 pf補償電容，信號波形均符合設(shè)計要求，如果移除4.7 pf的補償電容，這樣的信號波形更好，但在硬件工程師設(shè)計原理圖的過程中，出于設(shè)計的安全性考慮，仍舊保留了這樣一個電容。在項目組共同討論后，采取了另一種方案，即在T型拓?fù)涞墓?jié)點處串接2個200 ohm的電阻，這2個電阻與4.7 pf的補償電容同時作用于時鐘（CLK）信號。這樣的目的是，在不移除4.7 pf的補償電容的情況下，改善信號的質(zhì)量。

2.2.2 時鐘（CLK）信號后仿采樣測試

根據(jù)新的拓?fù)浣Y(jié)構(gòu)，對時鐘信號進(jìn)行采樣測試。時鐘（CLK）信號中的采樣信號為DDR1_CK0。

通過對新的拓?fù)浣Y(jié)構(gòu)進(jìn)行時鐘信號采樣測試，可以看出，波形基本符合設(shè)計要求，門限閥值內(nèi)（0.7～1.1 V）顯示出單調(diào)性，無回勾現(xiàn)象，可以順利翻轉(zhuǎn)，與前仿方案二中的波形比較，在沿的地方顯得更好一些，V但是還是需要改善。所以，我們將在后續(xù)的硬件測試中繼續(xù)調(diào)試的工作，來進(jìn)一步完善時鐘（CLK）信號。

3 結(jié)語

本文詳細(xì)闡述了HyperLynx仿真軟件對DDR2時鐘信號進(jìn)行仿真的步驟，并得出了結(jié)論。首先，簡單介紹了仿真所用的IBIS模型；然后，對時鐘信號進(jìn)行前仿，比對了兩組不同拓?fù)浣Y(jié)構(gòu)的信號波形，并進(jìn)行了結(jié)果分析；最后，在后仿真中提出了合理的信號完整性解決方案，即通過合理端接電阻的方法來改善時鐘信號的波形，并對實測數(shù)據(jù)進(jìn)行了驗證，較大地改善了PCB制板的成功率，縮短了研發(fā)制版的周期。

參考文獻(xiàn)

[1] 梁龍.基于信號完整性分析的高速PCB設(shè)計[J].單片機與嵌入式系統(tǒng)應(yīng)用，2010（10）.

[2] 張海風(fēng).HyperLynx仿真與PCB設(shè)計[M].北京：機械工業(yè)出版社，2005：64-65.