基于FPGA的多道脈沖幅度分析器設計

焦 波，武 麗，楊 民，楊 露

(1.西南科技大學 信息工程學院,四川 綿陽 621010；2.中國工程物理研究院,四川 綿陽 621900)

核能譜的獲取在核物理研究、射線探測和核技術應用領域意義深遠。核譜儀的核心技術是多道脈沖幅度分析技術，核輻射測量中，入射粒子的能量與核探測器輸出的電壓脈沖信號幅度成正比關系，測量脈沖信號的幅度就能得到核輻射能量。同時,隨著高速、高分辨率的ADC器件、數字信號處理器、可編程現場陣列技術的快速發展，對脈沖幅度進行有效的提取和分析已經成為現實。

現有的數字型脈沖幅度分析器一般是將輸入信號直接數字量化、存儲、傳輸，主要借助計算機軟件實現對脈沖信號的成形、堆積判別、運算分析等功能，對采樣要求、存儲容量和傳輸速率要求非常高，脈沖通過率低。本文設計了基于FPGA的多道脈沖幅度分析器，能夠實現對隨機、快速的核輻射電壓脈沖信號進行濾波、成形、放大、模/數轉換、數字分析和能譜獲取。采用FPGA實現數字核信號的處理具有較強的靈活性、穩定性和抗干擾性。該多道脈沖幅度分析器能廣泛應用于核譜分析、射線探測、工業、醫療等領域。

1 系統方案設計

模擬式核譜儀主要以硬件電路方式實現核信號的放大成形、基線恢復、堆積判棄以及峰值保持等處理[1]；數字核譜儀以高速ADC為核心，主要利用數字信號處理器完成處理任務。本文結合模擬式核譜儀設計了濾波成形電路，從硬件上實現核信號的堆積判別、基線恢復和高斯成形，減少后續數字處理負擔[2]；同時兼顧數字核譜儀優勢，摒棄采樣保持等電路，直接選擇高速ADC芯片實現數字量化。一方面，最大限度減小系統死機時間，提高脈沖通過率;另一方面，處理器無需做復雜的成形運算，并盡可能高效地設計幅度提取算法。本文系統框圖如圖1所示。探測器檢測輸出的電壓脈沖信號經過濾波成形模塊、程控放大模塊、A/D采集模塊實現模擬信號采集和量化；數字信號進入FPGA處理器實現基線恢復、幅度提取、多道計數、存儲、通信等功能[3-7]，得到核輻射能量強度譜；最后將能譜信息通過UART串行接口傳輸到PC上位機能譜分析軟件，實現能譜的分析。

圖1 系統結構框圖

2 信號采集與量化

核輻射能量通過核探測器檢出，核探測器常與前置放大器結合在一起，合稱“探頭”。測量條件和對象的不同使得探頭輸出信號幅度各異。為了使輸出信號能滿足后續信號采集與分析需求，信號調理部分需要設計增益可調的放大電路；同時模擬信號的數字量化是整個系統的基礎，是后續信號處理和信息提取的依據。本節重點介紹信號的程控放大和A/D轉換模塊的電路設計。

2.1 程控放大電路設計

為實現增益可調整的放大電路，本文選用由ADI公司推出的低噪聲、高帶寬且具有增益可調整功能的集成運放AD603。其工作帶寬高達90 MHz，增益的調整與控制電壓成線性關系。電路設計如圖2所示，圖中采用兩片AD603級聯構成兩級放大，都工作于高寬頻帶模式下，增益范圍為-10～+30 dB。設控制電壓為Vg,則Vg為 1腳與2腳端口電壓差值，差值范圍為-500 mV～+500 mV，通過調節1腳端口電壓值可實現增益調節。1腳端口電壓采用DAC輸出進行控制，2腳端口電壓固定為DAC芯片內部參考電壓Vref=1.024 V。數/模轉換器采用TI公司推出的小型、低功率、兩路電壓輸出型的12位數/模轉換器TLV5638，電壓輸出具有良好的線性關系，電路采用DAC芯片內部參考電壓源Vref。

2.2 A/D采集電路設計

圖2 AD603放大電路

在多道脈沖幅度分析儀的設計中，數字量化誤差也是影響能量分辨率的重要因子。使用片外高速ADC芯片進行數據采集，應當具備精準的基準電壓源，本文選用了一款較高精度的低壓差電源芯片LM4120-2.0提供2.048 V參考電壓Vref。ADC轉換器支持差分輸入方式，并且差動模擬信號輸入時，轉換器在總諧波失真和無雜散動態范圍方面都獲得最佳性能。本設計選用了ADI公司的高性能高速差分放大器AD8138進行模擬信號的單端到差分的驅動，該放大器模擬帶寬320 MHz，輸入阻抗高達 6 MΩ，可以直接與輸入信號相連而省略隔離放大器。

系統選擇AD9226作為多道分析儀的 ADC芯片。AD9226是ADI公司推出的高速、高分辨率的模/數轉換器，該芯片有良好的線性關系，采取單電源供電，具有12 bit精度,數據并行輸出,采樣頻率高達 65 MHz。芯片內集成高性能的采樣保持放大器和參考基準電壓源。AD9226采用多級差分流水結構，帶有誤差校正功能，65 MS/s采樣率下能獲得精確的采樣數據。該電路設計如圖3所示。電路采用外部基準電壓,采樣時鐘采用FPGA輸出的64 MHz時鐘，信號差動輸入，直接二進制碼輸出12 bit的轉換數據。選擇外部參考電壓源，滿量程值為Vref=2.048 V。

3 FPGA系統設計

本文采用FPGA作為數字信號處理的核心處理器，運用FPGA實現數字信號的處理和分析，對脈沖信號的幅度進行統計從而得到能量信息。本節介紹FPGA內部模塊結構設計以及數據尋峰模型的建立與設計[8]。選取Actel公司推出的第三代Flash架構的FPGA ProASIC3作為核心處理器，該系列FPGA具有面積小、低阻抗性、非易失性、高度安全性和可靠性等特點。內部包含了大量的邏輯單元、存儲單元、乘法器資源等常用電路結構，適合比較復雜的時序控制和數字信號處理應用。本系統需要運用到大量的SRAM存儲單元，而FPGA內嵌的豐富存儲資源滿足設計要求，無需再外擴存儲器，降低了開發成本。

3.1 FPGA模塊結構

FPGA 作為數字信號處理器，采用模塊化設計方法，主要由PLL模塊、FIFO模塊、基線恢復模塊、幅度提取模塊、雙端口存儲模塊、串口通信模塊以及系統邏輯控制模塊組成。其模塊結構框圖如圖4所示。

圖3 AD9226外圍電路設計

圖4 FPGA模塊結構框圖

圖5 數據尋峰模型

圖4中，PLL模塊實現時鐘倍頻并產生ADC采樣時鐘，ADC采樣時鐘也作為整個系統的同步時鐘，采集數據流ADCValue先通過FIFO模塊實現緩存，基線恢復模塊實現對信號的不穩定基線進行扣除。幅度提取模塊通過建立的數據尋峰算法完成脈沖峰頂值獲取，然后將峰值換算到對應道址并進行累計存儲，在能譜采集過程中，定時將能譜強度信息通過UART通信模塊傳輸到上位機，UART同時可以接收上位機配置命令，包括道址設置、增益設置以及采集時間設置等，接收到的命令通過邏輯控制模塊解析并控制整個系統。

3.2 尋峰模型

數據尋峰模塊是系統是否能夠準確、有效、快速地捕獲核信號脈沖電壓峰值的關鍵，電壓脈沖信號經過模擬變換后得到對稱的高斯型波形，波形寬度與微積分成形電路參數設置有關，經過計算和實際測量，本文設計的波形寬度 τ≈0.5 μs，A/D 采集時鐘ADCLK=64 MHz。則單個電壓脈沖周期含采樣點N=ADCLK×τ。根據奈奎斯特采樣定理得知，采樣后的數字信號能夠完整地保留原始信號中的信息。尋峰算法選擇動態雙閾值比較法，雙閾值由閾值生成器動態確定,分別是比較器的起止閾值。其尋峰模型如圖5所示。

設單個脈沖周期內有離散點 X(n),0≤n≤N，n為正整數，N=32。對X(n)進行后向差分得：

式中ε=3，結合圖5得，在脈沖上升時間內有▽X(n)>0，在脈沖下降時間內有▽X(n)<0。當▽X(n)連續m次大于0時，則確定開始比較閾值，閾值為t1時刻對應的X(n)值。將開始閾值存于閾值比較器作為初始峰值，打開閾值比較器開始比較，數據流ADCValue逐一與閾值比較器中的峰值比較，如果當前數據大于峰值，則將閾值比較器中的峰值換為ADCValue。這樣不斷循環比較使得在單個脈沖周期內閾值比較器保存了最大峰值，在找到結束比較閾值時刻關閉閾值比較器。當▽X(n)連續m次小于0時確定結束比較閾值，圖6中產生結束比較閾值時刻為t2，m取值為3。使用雙閾值比較器可以有效避免信號在閾值前后振蕩而造成重復尋峰。閾值比較器在確定開始閾值后啟動，在確定結束閾值后停止，閾值比較器最終保持脈沖峰值。使用ModelSim仿真軟件得到尋峰模塊的仿真結果如圖6所示。

圖6 數據尋峰模型仿真圖

4 結果與分析

本文采用NaI(Tl)探測器輸出信號對該多道脈沖幅度分析器進行了測試，該系統能夠將快速的、隨機的脈沖信號整形為滿足采樣要求的高斯型波形。測試信號經過多道脈沖幅度分析器處理后得到Fe-55源的實測能譜如圖7所示，該圖為系統設置為1 024道多道分析器時的測試結果，圖中可以清楚看出Fe-55發出的全能峰。通過對全能峰的分析得出，峰位半高寬為12.4,能量分辨率為 5.4%(能量未標定)；測量過程中,可以通過軟件標定重點區域作特殊分析，也可以通過調整放大倍數使Fe-55核素的特征峰落在能譜的中央區域。該多道脈沖幅度分析儀的主要性能指標如表1所示。

圖7 Fe-55源的實測能譜圖

表1中積分分線性指標測試利用滑移脈沖發生器輸出頻率固定幅度變化的脈沖串，進行重復多次測量和記錄，得到反映能量線性的一組數據。數據通過積分非線性誤差的計算式(2)得到，其中Nmax為最大信號幅度對應的最大峰值道址，ΔNmax是實測值與擬合曲線的最大偏差。DNL與INL的測試方法大致相同。

表1 性能指標

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