多媒體終端電路設計及信號完整性分析

祝宇鴻，陳賀新

(吉林大學通信工程學院，長春130012)

目前，多媒體通信設備的應用越來越廣泛，基于DSP設計的多媒體終端具有靈活性好、擴展性強的優點。同時，隨著現代高速電路系統時鐘頻率的不斷提高，信號邊沿時間不斷變小，對高速電路進行信號完整性分析已成為高速電路設計過程中不可缺少的步驟。本文設計了DSP加上FPGA結構的多媒體終端電路，電路具有兩路視頻輸入，一路VGA和復合視頻可選輸出，立體聲音頻輸入輸出，以太網通信等功能。根據信號完整性理論和項目要求對PCB進行了合理布局布線，并對電路板上的高速信號進行反射、串擾等信號完整性分析，調整信號線拓撲結構，優化電路。

一些研究做了基于DM642的電路信號完整性分析［1］，但僅考慮了與SDRAM及FLASH連接的信號線，沒有說明特定的電路布局布線，且電路設計中沒有使用FPGA。

經測試，設計的電路功能完備，性能可靠，達到了預期設計要求。

1 硬件電路設計

1.1 功能需求

多媒體終端的主要功能需求為:兩路模擬視頻輸入;一路VGA和復合視頻可選輸出;一路立體聲音頻輸入輸出;一路網絡通信接口;使用軟核進行多媒體編解碼。基于此需求，設計了使用DSP加上FPGA為核心的多媒體終端電路。

1.2 電路設計

設計電路包括由DSP和FPGA構成的處理器核心控制模塊、音頻編解碼器模塊、視頻解碼模塊、視頻編碼模塊、以太網通信模塊、電源模塊和按鍵及燈等，電路結構框圖如圖1所示。

圖1 多媒體終端電路結構框圖Fig.1 Block diagram ofmu ltimedia term inal circuit

DSP采用TI公司的TMS320DM642作為實現音視頻采集、視頻顯示、信號處理和網絡通信功能的主 CPU，FPGA 選用 ALTERA 公司 的EP2C5F256C8N，實現FLASH控制和VGA與復合視頻切換功能，DM642接口與外圍連接示意圖如圖2所示。

圖2 DM 642接口與外圍連接示意圖Fig.2 Interface connection of DM 64

1.3 電路布局布線

電路板采用6層板結構設計，使用頂層信號1/地層/信號2/信號3/電源層/底層信號4的結構。電路設計規則設置為，最小線寬為6 mil，最小間距為5 mil，最小過孔內徑為10 mil，外徑為15 mil，內電層的地和電源采用輻射狀連接。

DM642為外圍七排焊盤的BGA封裝結構，其焊盤直徑為0.45 mm，間距為0.8 mm，因此焊盤扇出時采用最外兩排焊盤直接用頂層信號1層引出，內部的五排焊盤用底層信號4經過孔引出(見圖3)。

圖3 DM 642焊盤扇出圖Fig.3 Fan-out of DM 642 pad

FPGA為16×16 BGA封裝，焊盤直徑為0.5 mm，焊盤間距為1mm，其焊盤扇出方式同DM642。

根據功能和結構需求，音視頻接口和網絡接口布在電路板兩側，DM642位于電路板中間位置，2片SDRAM和FLASH就近置于DM642下方，而FPGA置于DSP的右上方。DSP、FPGA、SDRAM及FALSH的布局如圖4所示。圖中白色邊框為DM642。

圖4 DM 642電路板局部照片Fig.4 Partial view of DM 642 PCB

2 電路板信號完整性分析方法

2.1 關鍵高速信號劃分

一般來說，關鍵信號的劃分是根據器件信號驅動沿變化快慢、工作頻率高低和信號線長度等條件進行變化的。

將板上高速信號分為幾類:時鐘信號、地址總線信號、數據總線信號和讀寫控制信號。電路板上的高速區域集中在DM642、SDRAM、FLASH及FPGA之間的數據存取部分，所以把DM642的時鐘線、地址線和數據線作為要分析的關鍵信號，進行信號完整性分析。

2.2 參數計算

電路板上頂層和底層的高速信號線為微帶線，其特性阻抗［2］為

式中:Z0是特性阻抗;W是線寬;T是印制板厚度;H是信號線與參考平面的間距;εr是印制板介電常數。公式在線寬W為5～15 mil范圍內有效。

由式(1)可知，電路板的特性阻抗是隨著走線層、線寬和印制板厚度而變化的。而且走線的方式和走線的過孔數量均會對信號完整性產生影響。

圖5 上升下降過渡時間電壓參考電平Fig.5 Rise and fall transition time voltage reference levels

由芯片參數可知，式中:VH=2 V，VL=0.8 V，Vref= 1.5 V，主時鐘信號的t0+t1≤5 ns。由式(2)可得

按照圖5，得到電壓和時間公式為

變換成對CDSP的函數為

ECLKIN、CLKOUT6、CLKOUT4等DSP主要信號的上升下降過渡時間計算方法相同。同樣可計算出各個信號的上升飛行時間和下降飛行時間及有效高電平和有效低電平。

3 信號完整性分析

設置各項仿真參數，并導入電路各個器件的IBIS模型，進行信號完整性分析。

3.1 反射分析

以TED6數據線為例，進行反射分析。當DM642作為數據輸出端，未使用串接阻排時，反射波形如圖5(a)所示;加入50Ω串接阻排時，反射波形如圖5(b)所示。可見未加串接阻排時過沖和欠沖大，反射現象很嚴重，產生了振鈴，而加入阻排后反射影響明顯改善。

圖6 反射波形Fig.6 Wave of reflection

3.2 串擾分析

選擇ECLKIN時鐘線和TEA19地址線進行分析，TEA19上的信號受到的干擾如圖7所示。

由圖7可見，TEA19地址線信號受到了時鐘信號ECLKIN的干擾。將ECLKIN由原來的頂層信號1層走線改到信號2層(內層)走線，并拉大ECLKIN時鐘線和TEA19地址線的距離，再次經串擾分析，得到的串擾波形如圖7(b)所示。從圖中可以看到，地址線 TEA19上的信號受到ECLKIN的串擾影響已明顯減小。

圖7 地址線上的串擾Fig.7 Crosstalk on address line

4 實驗結果分析

使用串接電阻排的方式可改善由于反射引起的過沖、欠沖和振鈴等影響。本文對 TEA4、TEA5、TEA6和TEA7等地址線采取了終端串接的方法，實驗驗證，在本電路拓撲結構下，使用50 Ω串接電阻能明顯改善信號反射的影響。信號反射改善情況如表1所示。

表1 地址線反射改善Table 1 Reducing reflection of address bus

由表1可見，串接阻排后，上升沿過沖、欠沖和下降沿過沖、欠沖均由原來的幾百mV減小到幾十mV。

經過實驗，數據總線的結果與地址總線相似，因此實際電路中統一使用50Ω阻排。設計中還做了時鐘、數據線和地址線間的串擾分析，通過改變走線的拓撲結構和走線的板層、線長等，優化了電路。電路板經調試證明，電路功能完備，性能可靠，達到預期設計要求。

5 結論

設計了由DSP和FPGA構成的處理器核心控制模塊、音頻編解碼器模塊、視頻解碼模塊、視頻編碼模塊、以太網通信模塊和電源模塊等組成的多媒體終端電路。對PCB上的高速信號進行了劃分，并進行了反射、串擾等分析，通過使用串接電阻、調整信號線拓撲結構和走線，優化了電路。對進行高速信號電路板設計，此多媒體終端電路的設計方法有參考和借鑒意義。

［1］張浩，王睿，高坤.基于信號完整性的DSP視頻處理系統設計［J］.儀器儀表學報，2009，30(6):284－287.

Zhang Hao，Wang Rui，Gao Kun.Simulation and design for DSP video processing system based on signal integrity analysis［J］.Chinese Journal of Scientific Instrument，2009，30(6):284－287.

［2］Mark I Montrose.Printed circuit board design techniques for EMC compliance［M］.USA:Wiley－IEEE Press，2000:66－67.

［3］TMS320DM642.Video/imaging fixed－point digital signal processor(Rev D)［EB/OL］.［2010－10－10］. (2012－04－10). http://www. ti. com/product/ sm320dm642－ep.

［4］Ti Inc.Using IBISmodels for timing analysis(Rev A)［EB/OL］.［2003－04］.(2012－04－10).http://www.ti. com/general/docs/lit/getliterature.tsp baseLiterature－Number=SPRA839＆fileType=pdf.