L波段捷變頻收發前端設計仿真

宋里瑾，賀 欣，宋小勇

（中國空空導彈研究院 河南 洛陽 471009）

信息是信息化戰斗中的決定因素，而數據鏈[1]的根本作用就是解決信息獲取、信息處理和信息傳輸的問題，并從速度上進行優化，極大地增強整體作戰效能。某型數據鏈工作在L波段，是一種高保密、抗干擾、低截獲概率的通信鏈路。微波收發前端作為該數據鏈終端的重要功能件，其內部既有功率電平的發射通道，又有高增益、低噪聲的接收通道，是集高頻、低頻、大信號、小信號等為一體的復雜功能件。本文著重介紹應用于某型數據鏈小型化收發前端的設計過程。該組件具有低噪聲、低雜散、捷變頻等特點。

1 收發前端的主要性能指標要求

本文介紹的收發前端工作在L波段，可以按照偽隨機跳頻圖案產生51個不同的收/發頻率，相對帶寬約為22%。其主要性能指標是：

接收通道：噪聲系數≤5 dB；輸入信號范圍為：-100～-20 dBm；輸出電平：-15～0 dBm；

發射通道：輸入功率為-10～0 dBm，輸出功率為≥0 dBm；

捷變頻時間：≤6 μs。

2 收發前端的組成與工作原理

收發前端主要包括發射通道、接收通道和捷變頻本振3大部分[2]，用于完成發射、接收兩大功能，其組成框圖如圖1所示。在該組件發射通道：中頻已調信號經過混頻、濾波搬移到L波段指定頻段，經過放大后輸出射頻信號，最后經過環行器至天線輻射單元。在接收通道：從天線單元接收到微弱信號，經過預選濾波、低噪聲放大、下變頻、限幅放大到中頻供后級數字電路進行采樣和數據處理。捷變頻本振部分負責產生在一定范圍內快速變化的寬帶低相噪信號，用于給發射通道和接收通道提供快跳本振源，以滿足系統抗干擾的要求。由于發射通道和接收通道分時工作，可以通過收發開關按照時序對本振信號進行不同鏈路之間的切換。

3 主要組成部分的設計

3.1 接收通道

接收通道負責接收L波段范圍內的射頻信號，相對帶寬較寬。如果采用一次變頻的方案，寬帶的本振信號會泄露至射頻輸入端，同時較難實現大于55 dBc的鏡頻抑制。與一次變頻的方案相比較，二次變頻顯著的優點在于一中頻可以選的更高，對改善本振泄露和鏡頻的抑制有很大的幫助。因此確定采用兩次變頻的超外差式接收機方案，如圖2所示。

3.1.1 噪聲系數仿真

根據級聯系統噪聲系數（NF）計算公式[4]

式中：NF1為第1級放大器噪聲系數；NF2為第2級放大器噪聲系數；G1為第1級放大器增益；NF3為第3級放大器噪聲系數；G2為第2級放大器增益。公式（1）可以得出接收通道的噪聲系數主要取決于前級的低噪聲放大器，低噪聲放大器之前的無源電路其插入損耗應盡可能小。

圖1 收發前端組成框圖Fig.1 Block diagram of transmitting and receiving front-end module

圖2 接收通道仿真電路Fig.2 Simulation circuit of receiving channel

采用ADS軟件對接收通道的噪聲系數仿真如圖3所示，從仿真結果可以看出通帶內的噪聲系數小于5 dB，滿足指標要求。

3.1.2 動態范圍仿真

由于該系統為捷變頻系統，發射和接收通道的功率隨本振頻率的跳變存在瞬間建立的過程。為了減少相應的功率起伏瞬態時延，因此采用限幅放大的方式來實現接收通道高動態范圍設計，如圖4所示。

圖3 接收通道的噪聲系數仿真Fig.3 Noise figure simulation of the receiving channel

圖4 接收通道的限幅放大仿真電路Fig.4 Limiter-amplifier simulation of the receiving channel

接收通道的限幅放大電路主要由放大器、限幅器、衰減器和濾波器組成。當接收端接收到大功率信號時，限幅器將功率限制在10 dBm左右，同時由于器件非線性產生大量的諧波雜散，因此需要在限幅器后面增加衰減器和濾波器，改善級間匹配的同時抑制諧波雜散的功率。根據接收鏈路的增益分配要求，需要4級放大、限幅電路實現系統80 dB的動態范圍要求。

以射頻輸入信號功率為掃描變量，對接收通道的中頻輸出功率進行仿真[3]，得到圖5所示的功率曲線。從圖5可以看出，當輸入信號在-100～-20 dBm范圍內變化時，輸出信號被控制在-15～0 dBm之間，滿足系統動態范圍要求。

3.1.3 組合干擾仿真

接收通道中混頻器和放大器是最容易產生非線性失真的器件，當射頻信號fRF和本振信號fLO通過這些器件時會產生|mfRF±nfLO|組合的非線性頻率分量。其中只有|fRF-fLO|頻率為有用中頻信號。同時，由于采用DDS實現的捷變頻本振部分需要提供寬帶跳頻信號，諧雜波分量較多，因此接收通道的中頻頻率和DDS的輸出信號頻率兩者必須合理規劃，才能最大程度減少諧雜波干擾信號的影響。

在本方案設計中，由于捷變頻本振以3 MHz的步進在237 MHz范圍內跳變，而二中頻信號固定不變，因此設計的重點在于第一級變頻中頻頻率的選擇。在設計過程中，要充分考慮DDS頻率合成產生的雜散，混頻產生的非線性頻率分量、濾波器的實現難易程度等，盡量避免諧雜波、交調分量等進入到接收通道的濾波器的通帶。

通過ADS軟件對接收通道進行諧波平衡分析，仿真得到一、二級混頻輸出的雜散特性，如圖6所示。從仿真結果可以看出，一、二級混頻輸出的信號雜散抑制達到70 dB以上，滿足設計指標要求。

圖6 中頻輸出頻譜Fig.6 Output spectrum of IF port

3.2 發射通道

發射通道負責將70 MHz±2 MHz的窄帶中頻信號上變頻至L波段，同時將帶寬擴展至約240 MHz，并放大經過環行器送至收發共用天線，完成自中頻至射頻的發射功能。

3.2.1 發射通道的增益

發射通道與接收通道共用捷變頻本振，因此發射通道的與接收通道電路形式互易，如圖7所示。中頻輸入信號電平為-10～0 dBm，輸出功率為大于0 dBm，因此要求發射通道增益大于10 dB。由圖7電路仿真可以得到發射通道增益為12.4 dB，中頻輸入信號0 dBm時輸出信號為12.4 dBm。末級放大器的1 dB壓縮點P-1為17.8 dBm，輸出功率與1 dB壓縮點之間有5 dB左右的余量，可以保證發射通道的線性度要求。

3.2.2 發射通道的雜散特性分析

值得注意的是，作為寬帶跳頻系統，尤其在發射通道的射頻輸出端信號帶寬迅速變寬，本振的諧雜波、變頻的交調分量等雜波極易落入有用信號帶內形成干擾。因此，需要在系統內對發射通道的雜散特性進行優化設計，盡量抑制干擾信號幅度。

ADS軟件對發射通道進行諧波平衡分析[5]，仿真得到射頻輸出的頻譜特性，如圖8所示。從仿真結果可以看出，射頻輸出信號雜散抑制達到80 dB以上，滿足設計指標要求。

3.3 捷變頻本振

圖7 發射通道仿真電路Fig.7 Simulation circuit of transmitting channel

圖8 發射通道的射頻輸出頻譜Fig.8 RF output spectrum of transmitting channel

頻率捷變時間作為捷變本振的關鍵指標，指標要求時間小于6 μs。鎖相環（PLL）在頻率轉換時需要一定的捕獲時間，捕獲時間與環路的類型、參數和跳頻步長等有關。通常跳頻步長為10 MHz左右時，捕獲大概需要10～20 μs。當步長很大時，捕獲時間會達到毫秒級。直接數字式（DDS）頻率合成[6]的變頻時間主要受限于編程配置的時間，一般可以做到1 μs量級。綜合頻率捷變時間、相位噪聲、諧雜波抑制等性能，采用DDS+DAS（倍頻）方案實現捷變本振設計，原理框圖如圖9所示。

圖9 捷變頻本振原理框圖Fig.9 Principle diagram of frequency agility local oscillator

捷變頻本振主要由參考晶振、鎖相源、DDS、濾波器、放大器、倍頻器以及控制電路組成。PLL鎖相源為DDS提供1 GHz的參考信號，用于提高DDS的輸出頻率和帶寬；同時由于DDS采用外部PLL提供的高頻時鐘，避免使用內部的時鐘倍頻電路，能夠有效減少時鐘諧波雜散。合理選擇DDS的輸出頻率，能夠使其本身輸出信號雜散最小。DDS的輸出信號經過由放大器、倍頻器和帶通濾波器組成的倍頻鏈路之后，最終由單刀雙擲開關完成收發本振的切換功能。在設計中合理選擇倍頻次數可以有效降低對濾波器的設計要求，從而更大程度減小輸出信號雜散，以達到滿足要求的頻率純度。

4 結束語

文中介紹了基于DDS的收發前端的設計方法，該方案既能充分發揮DDS跳頻速度快、輸出頻率分辨率高的優點，還具有電路簡單，易于實現的特點，其仿真結果能夠滿足要求的技術指標，目前該組件正處于調試階段，并且不斷考慮增加新的特性（發射功率、功耗最小化等），能夠為更高頻段收發前端設計提供參考。

[1]梅文華，蔡善法.JTIDS/Link16數據鏈[M].北京：國防工業出版社，2007.

[2]胡明春，周志鵬，嚴偉.相控陣雷達收發組件技術[M].北京.國防工業出版社，2010.

[3]陳艷華，李朝暉，夏瑋.ADS應用詳解-----射頻電路設計與仿真[M].北京：人民郵電出版社，2008.

[4]弋穩.雷達接收機技術[M].北京：電子工業出版社，2005.

[5]徐興福.ADS 2008射頻電路設計與仿真實例[M].北京：電子工業出版社，2009.

[6]曾建軍.基于DDS和PLL的頻率合成器[D].成都：電子科技大學，2011.