MPC8379E與DDR2之間的PCB布線及仿真設計

程增艷，吳 駿

（中船重工七二二研究所 湖北 武漢 430079）

MPC8379E是Freescale公司開發的PowerQUICC II Pro系列的高性能處理器。其內部工作頻率最高可達1.33 GHz，在該工作頻率上處理性能可達3065 MIPS。一級Cache分為數據Cache和指令Cache各32 kB，二級Cache最大可配置為512 kB。支持DDR1和DDR2，最高支持533 MHz傳輸速率的DDR2 SDRAM，同時該處理器還支持PCI、PCI-X、PCIE、SRapid IO和4個GbE接口[1]。

內存是計算機系統中至關重要的部分，處理器的每一步操作和操作系統的運行都需要依賴內存，如果內存不能正常訪問整個系統就不可能運行。DDR2技術自從面世至今，憑借其出色的性能廣泛運用于各種計算機主板和嵌入式設備。本文闡述了MPC8379E與DDR2之間的PCB布線及仿真設計。

1 DDR2設計原理

一個DDR2系統包含控制器和存儲器兩部分。從時序上分析DDR2系統是一個源同步時序。所謂源同步時序，就是選通信號（即時鐘信號）不是通過獨立的時鐘源發送，而是由驅動芯片發送。DDR2信號分為以下幾組源同步時序信號：Data vs&Data Strobe（讀方向和寫方向）；Data Mask vs&Data Strobe （讀方向和寫方向）；Data Strobe vs&Clock；Address/Command/Control vs&Clock[2]。

與傳統的公用時鐘技術相比，源同步技術顯著提高了總線速度的最大值。由于公用時鐘總線中存在器件延時和PCB走線延時，而且PCB走線的長度也不可能超過某個最大的極限值，這為總線的最快運行速度設置了難以逾越的理論極限。而源同步設計取決于數據信號和選通信號之間的延時差，而不是數據信號的絕對延時，因此源同步總線沒有理論上的頻率極限。然而數據信號和選通信號的延時差與許多因素相關，如同步開關噪聲、走線長度、走線阻抗、信號完整性以及緩沖器特性等，在實踐中，還是對應存在許多頻率極限。

本設計中選用Micron公司的MT47H64M16HW-3LIT芯片作為DDR2顆粒，該芯片支持外部數據傳輸率400 MHz或533 MHz，用戶根據不同的需求可以配置參數從而實現不同的速率。本系統采用5片該型號DDR2顆粒進行位擴展組成64位數據總線和8位ECC（Error Checking Correcting）效驗的工作方式。為了敘述方便將MPC8349E與DDR2接口的信號線分為以下4組[3]：

數據組（MDQS/MDQS#[0：8]、MDM[0：8]、MDQ[0：63]、MECC[0：7]）；

地址組（MBA[0：2]、MA[0：15]、MRAS#、MCAS#、MWE#）；

命令組（MCS#[0：3]、MCKE[0：3]、MODT[0：3]）；

時鐘組（MCK/MCK#[0：5]）。

2 DDR2 PCB布線規則

PCB布線時，按照數據組、地址組、控制組、時鐘組及電源的順序依次布線，相互之間的線間距應該控制在25 mil以上。對于單端信號線，阻抗控制在50～60 Ω內，對于差分信號線，阻抗控制在 50～100 Ω 內[4]。

規則一，對于數據組，要求各小組之內走線在同一層并擁有相同數目的過孔，走線長度差異控制在20 mil內，線間距控制在10 mil以上，所有的信號線走線必須以完整的地層作為參考。不同小組之間，走線長度差異控制在100 mil之內。同時5個小組內部也有對應關系，即MDQS/MDQS#[0]、MDQ[0：7]、MDM[0]為一組對應關系，依次類推。

規則二，對于地址組和命令組，信號線長度差異控制在100 mil之內線間距控制在10 mil以上。走線以1.8 V電源平面或完整的地層作為參考層。

規則三，對于時鐘組，差分信號對內走線差異控制在10 mil內，盡量在同一層走線，如果需要換層，2根差分信號線應該一起換。

3 使用Cadence進行DDR2仿真

在高速設計中，如果處理不當，有可能會導致整個系統的失敗，所以必須重視高速設計中的仿真。從 PCB的設計角度來講，要做到嚴格的時序匹配，以滿足波形的完整性，這里有很多的因素需要考慮，所有的這些因素都是會互相影響的。但是，它們之間還是存在一些個性的，由于篇幅有限，本文討論其中的 PCB疊層、阻抗、互聯拓撲和時序因素[5]。

3.1 PCB 的疊層（stackup）和阻抗

根據BGA出線的要求，然后考慮走線密度，信號的參考平面（電源層和地層），有幾組交叉的（線寬間距），最終確定布線疊層。通過設置不同層數的PCB仿真得到波形，對比發現采用12層的PCB波形信號質量最好。因此本系統采用12層板， 其中 2、4、7、11 層是地層；6、9 層是電源層；1、3、5、8、10、12層是信號層。本系統的疊層如圖1所示[6]。

圖1 層疊設計圖Fig.1 Stickup design graph

在仿真設置中，DRAM的仿真模型設置3種：U48B_IT_DQHALF_ODT50_533，U48B_IT_DQHALF_ODT75_533，U48B_IT_DQHALF_ODT150_533。 分別對應 ODT 為 50 Ω， 75 Ω，150 Ω的仿真模型。選擇ODT為50 Ω和75 Ω進行仿真，波形如圖2所示。

圖2 ODT為50和75 Ω對應的仿真數據信號波形圖Fig.2 Simulation data signal waveform graph：ODT=50 and ODT=75

從仿真結果的信號波形可以看出波形的差異，ODT50模式下波形效果最佳。通過上述拓撲仿真圖，ODT模式選擇為50 Ω。由于 DDR2的設計時阻抗必須是恒定連續的，因此，單端走線的阻抗匹配電阻 50 Ω必須被用到所有的單端信號上，并做到阻抗匹配；而對于差分信號，100 Ω的終端阻抗匹配電阻必須被用到所有的差分信號終端，比如CLOCK和 DQS等信號。另外，所有的匹配電阻必須上拉到VTT（0.9 V），PCB基板材料選用FR-4，要求單端阻抗控制在50 Ω（±10%）。

3.2 互聯通路拓撲

目前的拓撲結構通常有：點到點（基本上目前高速信號所用的拓撲結構）；多點（菊花鏈型、樹型、星型等等，多用于低速多負載）。本系統中CPU連接5片DDR2顆粒，地址信號和控制信號為一驅五的拓撲結構，選用菊花鏈還是星型對稱拓撲進行布線，涉及到布線層數和信號質量等問題。我們需要的拓撲結構是既能占用最少的布線通道和布線層數，同時又能保證良好的信號質量。以下是菊花鏈拓撲結構預布局，用Cadence仿真抽取到的拓撲結構如圖3所示。

圖3 DDR菊花鏈拓撲結構設計圖Fig.3 DDR daisy chain topology structure design graph

SI仿真掃描得到的典型狀態下負載端波形如圖4和圖5所示。其中圖4為5片DDR2顆粒地址信號（A1）接收負載波形，滿足信號的單調性、小的過沖及小的振蕩。

圖4 菊花鏈拓撲結構狀態下A1接收端負載波形Fig.4 A1 receiving terminal load waveform for daisy chain topology

圖5為數據信號（D4）接收負載波形，從圖中可以看出信號的波形滿足其完整性（良好的單調性、小的過沖及小的震蕩）的要求。

圖5 菊花鏈拓撲結構狀態下D4接收端負載波形Fig.5 D4 receiving terminal load waveform for daisy chain topology

上述仿真的結果顯示菊花鏈拓撲結構可以滿足系統對信號完整性的要求，因此，在本設計中的5片DDR2采用菊花鏈式拓撲結構。

3.3 時序分析

時序電路根據時鐘的同步方式的不同，通常分為源同步時序電路 （Source-synchronous timing）和共同時鐘同步電路（common-clock timing）。本系統采用源同步方式仿真，源同步時序電路也就是同步時鐘由發送數據或接收數據的芯片提供。

對數據和時鐘信號進行拓撲抽取，成功抽取后的結構放在同一界面，如圖6所示。

進行仿真，仿真后的波形如圖7所示。

對時鐘信號和數據信號的波形進行測量，得到數據線和時鐘線間的延時約0.28 ns，而DDR2芯片datasheet給出的指標為0.38 ns，可以滿足源同步系統設計要求。

依照上述布線規則和仿真結果，設計的PCB效果如圖8所示。

4 結束語

圖6 時序仿真拓撲結構Fig.6 Topology of timing simulation

圖7 時序仿真波形Fig.7 Timing simulation waveform

圖8 DDR 2布線效果圖Fig.8 PCB layout graph of DDR 2

本系統通過Cadence進行了布線前仿真以及布線后仿真，取得良好效果，設計生產完成的模塊投入使用后，CPU系統在最高工作頻率下工作穩定。本系統中MPC8379E與DDR2之間的布線是整個系統成功的關鍵，上面介紹的只是其中關鍵的規則以及重要網絡走線，制作中還會遇到很多問題，需要在實際運用中加以體會和總結。

[1]Freescale Semiconductor.MPC8349EA PowerQUICC II Pro Integrated Host Processor Hardware Specifications.[EB/OL].[2011-09-13].http：//cache.freescale.com/files/32bit/doc/ref_manual/MPC8349EAEC.pdf.

[2]Micron Technology.MT47H64M16 DataSheet.[EB/OL].[2007-11-11].http：//www.micron.com/～/media/Documents/Products/Data%20Sheet/DRAM/1Gb_DDR2.pdf.

[3]JESD79-2E， DDR2 SDRAM Specification.USA：Joint Electron Device Engineering Council[S].2008.

[4]許曉平，孫曉彥，程傳勝.PCB設計標準教程[M].北京：北京郵電大學出版社，2008.

[5]張木水，李玉山.信號完整性分析與設計[M].北京：電子工業出版社，2010.

[6]Cadence Inc.Allegro PCB SI UserGuide[M].Berlin：Cadence Inc，2007.