圖像信號并行長線傳輸的實現

甄國涌，杜 志，李輝景，鄭 佳

(中北大學電子測試技術國家重點實驗室，山西 太原 030051)

在某視頻圖像的采集存儲系統中，采編器將接收到的視頻數據編幀后送至存儲器進行存儲，通過測試臺將數據讀回上位機后還原為圖像，從而對試驗過程中的狀態進行分析。在現場測試時，測試臺通過長線與采編器相連，由于測試環境干擾較多，傳輸線距離較長，使得信號在長線中傳輸時容易受到影響而導致數據錯誤，數據還原為圖像后就會產生失真，從而無法得到一些重要信息，因此保證信號在長線中的可靠傳輸尤為重要。本文針對長線傳輸中的問題，從硬件電路和時序兩方面進行設計，實現了圖像信號在并行長線中的穩定傳輸。

1 硬件電路設計

1.1 并行長線傳輸原理

并行長線將測試臺和采編器相連，主要實現上位機命令的發送及存儲器數據的回讀，其傳輸原理框圖如圖1所示。上位機軟件發送命令經過USB傳輸到測試臺主控卡，經過測試臺主控卡FPGA控制發出后再通過50 m長線傳輸到采編器主控卡，然后采編器與存儲器按照控制邏輯執行命令。當上位機發出讀數請求命令后，存儲器中數據由采編器控制，經過長線傳輸到測試臺，然后測試臺控制其讀回上位機。

圖1 并行長線傳輸原理框圖

1.2 接口電路設計

圖2所示為并行長線傳輸的接口電路，對于長線數據Ldata和長線讀時鐘Lclk，其傳輸方向由采編器到測試臺。

圖2 并行長線傳輸接口電路

由于長線距離較長，因此在發送端和接收端之間存在地電位差，引起地環路電流，從而形成差模干擾。通過采用光電隔離技術［1］，將發送端和接收端的電氣連接斷開，提高了長線傳輸模塊的抗干擾能力。同時，在長線兩端均采用光電隔離，使得長線“浮地”［2］，減少了因兩設備間多點接地而造成的共模干擾。

在接口電路設計中，由于長線分布電容的影響［3］，輸出端光耦上拉電阻R4的選擇成為電路設計的關鍵。如果選擇的上拉電阻阻值不合理，長線分布電容與光耦上拉電阻的充電現象就會使得信號波形在上升沿時發生嚴重畸變，對于長線讀時鐘和數據而言，這種畸變會引起較多的誤碼現象。圖3為上拉電阻分別在3.3 kΩ和330 Ω時的時鐘和數據波形。圖3a是上拉電阻R4為3.3 kΩ時長線讀時鐘和數據的對應波形圖，由于時間常數t=RC，使得電路充電時間過長，從而導致上升過程中爬坡時間太長，很大程度上引起數據誤碼率的增加。經過調試，上拉電阻為330 Ω時，長線讀時鐘和數據波形得到很大改善，能夠保證數據可靠、正確地傳輸，其波形圖如圖3b所示。

圖3 不同上拉電阻下的長線讀時鐘和數據波形圖

1.3 傳輸線的反射干擾

50 m傳輸線由于穿艙需要被分為A，B，C，D共4段，其中B，C兩段傳輸線長度不能改變，分別為5 m和30 m，A，D的長度在保證總傳輸線長度不變的情況下可調。4段之間用J14A-26和YF6-57系列接插件進行連接，其連接方式如圖4所示。

圖4 長線電纜連接示意圖

在試驗過程中，當A段傳輸線長度為1 m，D段傳輸線長度為13.4 m時，按圖4連接好長線進行數據傳輸，在接收端接收到的長線讀時鐘和數據的波形如圖5a所示。從圖中可以看出，時鐘和數據均發生嚴重畸變，讀回的數據經上位機軟件分析后發現嚴重丟數。而當A段傳輸線長度為13.4 m，D段傳輸線長度為1 m時，數據傳輸正常，其波形如圖5b所示。

經過分析發現，當信號在圖4長線電纜中進行傳輸時，由于其傳輸路徑分為4段，而每一段傳輸線均有相應的瞬態阻抗，當信號傳輸到兩段傳輸線的接插件連接處時，由于瞬態阻抗發生變化，從而引起信號在阻抗不連續點處的反射。反射的強弱程度可以通過反射系數的大小來表示，將反射系數定義為

圖5 長線不同連接方式下的波形

式中:K為反射系數;Z1為輸入阻抗;Z2為輸出阻抗。當Z1＜Z2時，稱其為欠阻尼狀態，而當Z1＞Z2時，稱其為過阻尼狀態［4］。在工程設計中，由于傳輸線瞬態阻抗影響，完全使Z1=Z2，即臨界阻尼狀態很難滿足，因此最常用的方式是設計為輕微的過阻尼狀態。對圖4的連接方式進行反射建模分析，其反射模型如圖6所示。

圖6 傳輸線反射模型

當按照A=1 m，B=5 m，C=30 m，D=13.4 m 進行連接時，各段傳輸線的瞬態阻抗關系為Za＜Zb＜Zd＜Zc。根據式(1)，AB反射面和BC反射面的反射系數較大且為正，而CD反射面的反射系數較小且為負。此時，AB和BC反射面均為欠阻尼狀態，1 m傳輸線和13.4 m傳輸線使得反射面的反射增強，對信號傳輸影響較大，因此造成圖5a的波形畸變。將1 m傳輸線和13.4 m傳輸線對換連接后，傳輸線阻抗匹配使得反射減弱。

2 長線傳輸時序的抗干擾設計

2.1 長線傳輸時序設計

圖7為長線傳輸時序示意圖，圖中Lreq為長線讀數請求，Lclk為長線讀時鐘，D0～D7為8位并行數據，在數據位中，數據在t1時間段進行轉換，在t2時間達到穩定。

圖7 長線傳輸時序

在實際傳輸過程中，8位數據經長線傳輸后，使得數據不穩定時間增加，對應圖7中t1時間段變長，t2時間段變短。圖8為對長線傳輸前后的4位數據D0～D4進行測量的波形，圖8a為傳輸前的4位數據波形，從圖中能夠看出，4位數據幾乎同步變換，其不穩定時間長度為54 ns。而從圖8b中經長線傳輸后的數據波形能夠看出，數據位變換不同步，使得數據不穩定時間長度增加到145 ns。本設計的系統時鐘由40 MHz晶振提供，其周期T=1/(40 MHz)=25 ns，圖8b數據不穩定，周期個數為145/25≈6個，而讀數是在長線讀時鐘的上升沿進行的，為了保證數據傳輸的正確，只有增加長線讀時鐘周期，使得數據穩定時間增長，才能保證數據的正確。因此，長線傳輸時序的設計關鍵是對長線讀時鐘進行調試，達到傳輸速度和傳輸距離的最大匹配。

圖8 長線傳輸前后的數據不穩定時間(截圖)

2.2 讀時鐘消抖

為了提高讀時鐘的抗干擾能力，長線讀時鐘的消抖是必須的。本文采用延時比較法進行消抖，其基本原理為:在數字信號產生由1到0或者由0到1的跳變時，只有在其跳變電平保持連續的N個系統時鐘時才對其進行采樣，否則將該跳變作為抖動消除，保持原來電平不變。長線讀時鐘消抖流程如圖9所示。

圖9 長線讀時鐘消抖流程

消抖使得波形產生延時，延時時間由為N個系統時鐘，消抖計數N的值是影響消抖成敗的關鍵，圖10給出了消抖失敗引起的兩種數據錯誤的仿真時序。圖中fosc為系統時鐘，Lrdclk為消抖前的長線讀時鐘，Lrdclk為消抖后的長線讀時鐘，Ldata為長線數據。對于圖10中上方仿真圖，Lrdclk的高電平部分被兩個抖動分為3部分，當最長的高電平持續時間低于消抖計數時間時，有效電平被作為抖動消除，消抖后時鐘缺少一個上升沿，從而引起數據的丟失。對于圖10所示仿真圖，Lrdclk的高電平部分被抖動分為兩部分，當兩部分中較小的一部分的持續時間低于消抖計數時間時，該部分被作為抖動消除，抖動的上升沿被延時到數據的不穩定時間區域，在該區域取數就會產生數據的誤碼。因此，消抖計數個數必須調試后確定，在本設計中，N的值為6時達到消抖效果。

圖10 消抖失敗引起的兩種數據錯誤(截圖)

3 實驗驗證

并行長線傳輸技術接口電路簡單、工作穩定，能夠滿足測試距離和測試速度的要求。本文介紹的并行長線傳輸速度快，抗干擾能力強，在電磁設備較多的試驗環境中，成功保證了4 Gbyte圖像數據在1 Mbit/s的傳輸速度下穩定傳輸。長線讀時鐘與系統時鐘的波形如圖11所示。圖11中，在40 MHz晶振提供的系統時鐘周期下，每40個系統時鐘周期產生1個長線讀時鐘，因此長線讀時鐘的頻率為1 MHz，而圖像數據的讀取是在每個長線讀時鐘的上升沿進行的，因此圖像數據的傳輸速度為1 Mbit/s。

圖11 40 MHz系統時鐘與長線讀時鐘對應波形圖(截圖)

［1］宋曉明，陳方斌，劉鑫.光電耦合器在并口長線傳輸中的應用［J］.電子設計工程，2009，17(5):124-126.

［2］徐瑛，葉璐.實現數據長線傳輸的方法［J］.煤礦自動化，2000(1):13-14.

［3］李永敏，羅麟經，林燕珊.提高長線傳輸數字波形質量的技術措施［J］. 南京航空航天大學學報，1998，30(1):106-109.

［4］彭元杰，何怡剛等.傳輸線中信號反射的研究［J］.現代電子技術，2007(21):179-184.