限幅濾波的FPGA實現方法研究

焦冬莉

(太原工業學院電子工程系，山西 太原 030008)

限幅濾波的FPGA實現方法研究

焦冬莉

(太原工業學院電子工程系，山西 太原 030008)

限幅濾波法是抑制正交頻分復用(OFDM)信號的PAPR的常用硬件實現方法。使用FPGA可縮短系統設計開發時間，提高系統可靠性。本文在用FPGA實現限幅濾波的基礎上，討論了基于FPGA設計時應考慮的主要問題，以及影響設計性能的幾個因素，包括：乘法器的設計、算法的優化、芯片的選擇等。

限幅濾波器；FPGA；硬件設計；乘法器算法

1 限幅濾波法與FPGA

近年來隨著數字信號處理技術的進步，多載波傳輸技術在無線通信和有線應用等方面越來越受到人們的關注，3G通信系統中的主流技術：WCDMA，CDMA2000和TD-SCDMA都采用了多載波技術；B3G或4G通信系統中的核心技術正交頻分復用(OFDM)也是多載波技術應用的具體體現[1]。多載波傳輸的一個主要缺陷是傳輸信號的峰均功率比(PAPR)很高[2]，也就是說在多載波系統中，信號的幅度值較大會導致多載波信號經過功率放大器后產生非線性失真。如何降低信號的峰均比成為多載波通信系統的一個關鍵問題。目前提出的用來降低OFDM信號的PAPR的方法有很多，如限幅濾波、編碼方案、星座圖擴展、壓縮擴張變換、混沌序列、次優化PIS算法等[3-5]。

雖然降低峰均比的算法有很多，但從硬件實現角度來說，限幅濾波即削波法是最簡單實用的算法。對于OFDM信號，出現大峰值的概率非常小，因此，限幅法是一種最直接的降低峰均功率比的方法。但是，限幅是一個非線性處理的過程，它將造成比較嚴重的帶內干擾和帶外噪聲，因此影響了整個系統的誤比特率。限幅后的濾波可以降低帶外的頻譜干擾，同時又引起了峰值信號的再生，但比限幅前的信號峰值要小，出現峰值的次數也會減少。因此，經過限幅濾波的多次迭代，一般就可以得到較好的抑制效果[6]。

FPGA，即現場可編程門陣列，能完成幾乎任何數字器件功能，從高性能的CPU到簡單的小規模集成電路等，都可以采用FPGA來實現。設計人員既可通過普通的原理圖輸入法，又可以采用硬件描述語言的方式對數字系統進行自由的設計。然后通過軟件仿真，實現對設計系統的正確性驗證。即使在PCB完成之后，也還可以通過FPGA的在線修改能力對系統進行隨時的修改而不需要對硬件電路進行改動。這樣能大大的縮短設計開發時間，減少PCB面積，提高整個系統的可靠性[7]。這也是在通信電路中選擇FPGA實現限幅濾波的原因。

2 限幅濾波的FPGA實現

限幅濾波在硬件實現時一般先進行限幅，然后經過時域濾波器，對帶外信號進行抑制。時域濾波器常采用FIR濾波器，階數根據具體系統來確定。

2.1 限幅模塊的實現

限幅就是完成比較的一個處理過程，需要計算每個時鐘輸入的符號的幅度值，然后與預先設定的門限值進行比較，再根據比較的結果或保持不變或進行除法限幅。限幅模塊的設計如圖1所示。

根據輸入信號的幅度值與門限值的比較結果先進行乘法運算，然后再做除法運算，這樣可以保證整個限幅過程中的精確度，在做乘法的時候擴大了數值的表示精度，擴展到了33 bit，經過除法后的位數截取，得到16 bit的精度。

2.2 濾波器的實現

濾波器的實現需要首先在MATLAB仿真中將濾波器的系數進行定點化并存儲在文件中，找到H系數中最大的一位，max(H)，再使用歸一化算法[8]：

以31階濾波器為例，FIR濾波器的算法如下：

x0×h0＋x1×h1＋x2×h2＋

x3×h3＋x4×h4＋x5×h5＋…＋

x28×h28＋x29×h29＋x30×h30＋x31×h31。

按照FIR濾波器的定義，濾波器的FPGA實現如圖2所示，包括了乘法模塊和累加模塊兩部分。

圖2 濾波器的實現框圖

選擇芯片EP3C120進行仿真后，滿足限幅濾波的參數要求。

3 不同情況的比較分析

3.1 設計中需考慮的問題

在進行限幅濾波設計時，一般需要考慮幾方面的問題：

①由于限幅濾波通常只是整個系統中的一部分，因此希望此部分能夠使用盡可能少的硬件資源；

②數據處理的速度必須與系統的傳輸速度匹配，這一方面取決于時鐘，另一方面由所設計電路的延時決定；

③系統的功耗，電路的體積等。

3.2 乘法器的設計

乘法器是在限幅濾波中使用量最大的一個運算單元，采用FPGA的實現時需要考慮兩方面的問題：

1)選擇乘法器的實現方法。傳統方法是通過FPGA內部實現邏輯的查找表(LUT)來實現；還可以基于底層電路使用移位寄存器來實現[9]。現在大多采用FPGA器件提供的嵌入式乘法器，它不僅擁有高速且占用較少的LUT[10]。

2)確定乘法器的數目。若以運算速度作為主要目標，一般采用完全并行的形式來實現，這時乘法器的數目應該等于FIR濾波器中抽頭的數目，因此需要大量的硬件資源。減少乘法器的數目可節約硬件資源，可通過使用乘法復用算法或共享乘法器，這時在處理速度不變的情況下需要成倍提高時鐘速度，二者是互相制約的。

3.3 算法對設計性能的影響

限幅濾波器中濾波器的設計是關鍵。所以改進濾波器的算法可以大大影響設計性能。

在文獻[8]中，若利用濾波器系數上滿足偶對稱的特點，即：h0＝h31；即可以實現資源的節約和速度的提高，所用的乘法器減少一半，資源利用率由35%降至19%。

而在文獻[11]中，在保證輸出信號性能不變的情況下，結合信號特性對算法簡化后，使用FPGA實現時占用的資源大大減少，如表1所示：

表1 限幅濾波算法的FPGA資源占用對比表

從表1可以看出，在硬件實現時，簡化限幅濾波算法在時延和硬件資源上都得到了改善，其中DSP48硬核乘法器減少2個，Slice資源減少424個，更重要的時延參數得到了明顯提高，從原來的30個采樣值縮小到3個采樣值。可見該簡化算法在工程應用中具有很大的實用價值。

3.4 新技術的使用

FPGA的發展很快，制造商不斷有新產品推出，設計者可根據整個系統的要求選擇新產品，以提高設計性能，如前面提到的器件自帶的DSP或高速乘法器。現在更有許多IP核可選，既簡化了設計，又提高了性能。整個限幅濾波包括加、乘、除三種基本運算，在文獻[12]中，除法器采用了Altera提供的IP核，實現簡單，成本比DSP低，還便于移植，是個不錯的選擇。

4 總結

現代通信系統中的多載波技術使得限幅濾波器算法得到了更廣泛的應用，由于限幅濾波只是整個系統的一部分，在設計時，可以根據整個系統的大小，盡量選擇性價比較高的器件。在考慮速度、成本、硬件資源的同時，還要考慮硬件的功耗。一般地，器件的工藝技術尺寸越小，其功耗也越大。若濾波算法結合系統的其他性能進行算法的聯合優化，FPGA的實現會隨之發生變化。

[1]尹長川，羅濤.多載波寬帶無線通信技術[M].北京：北京郵電大學出版社，2004.

[2]SEUNG HEE HAN，JAE HONG LEE.An overview of peak-to-average power ratio reduction techniques for multicarrier transmission[J].IEEEWireless Communications，2005，4：50-61.

[3]Molisch A F.Wideband Wireless Digital Communication[M].NJ：Prentice Hall PTR，2000.

[4]胡澤鑫，許柯，朱曉明，等.一種基于混論序列降低OFDM系統的PAPR方法的研究[J].通信技術，2007，40(12)：63-71.

[5]魯錦鋒，文武.降低OFDM系統中PAPR的優化PIS算法[J].通信技術，2008，41(9)：11-16.

[6]陳雪嬌，王攀，汪英.OFDM峰均功率比降低方法概述[J].信息技術，2006(8)：81-83.

[7]褚振勇，翁木云.FPGA設計與應用[M].西安：西安電子科技大學出版社，2002.

[8]王毓韌.OFDM系統峰均比的抑制算法研究與實現[D].上海：上海交通大學，2007.

[9]韓梅，陳禾.kalman濾波器的FPGA實現[J].電子工程師，2006，32(7)：38-40.

[10]宋永躍.基于FPGA的通信信號數字濾波技術[J].硅谷，2011(5)：32.

[11]胡彬.限幅濾波算法的簡化FPGA實現[EBOL].(2012-03-10)[2012－10－303]http：//www.paper.edu.cn/index.php/default/ releasepaper/content/200809-436.

[12]米月琴，黃軍榮.基于FPGA的kalman濾波器的設計[J].電子科技，2010，23(2)：52-56.

〔責任編輯 李 海〕

Research of FPGA-based D esign L im iting A m plitude F ilter

J IAO Dong－li
（Departmentof Electronics Engineering，Taiyuan Institute of Technology，Taiyuan Shanxi，030008）

The limiting amplitude filtering is a hardware design m ethod to reduce PAPR of orthogonal frequency division multiplexing(OFDM).By u sing FPGA system design the development time can be shortened and reliability can be improve d.In this paper，first the design of limiting amplitude filter based on FPGA is introduced；second，major consideration problem in FPGA-based design is proposed；at last several factors affecting the design performance are discussed，that includesmultiplier design，the optimization of the algorithm，and the choice of chips.

limiting amplitude filter；FPGA；hardware design；multiplier algorithm

TN47

A

2013-04-10

山西省大學生創新改革項目[2012]

焦冬莉(1971-)，女，山西運城人，碩士，講師，研究方向：信號與處理。

1674－0874（2013）03－0034－02