陣列式探測引信多速率回波處理技術

劉 莉， 魏維偉， 馬善斌

（1．中國人民解放軍駐上海地區軍事代表室，上海200090；2．上海無線電設備研究所，上海200090）

0 引言

隨著武器系統精確目標探測和高效毀傷的發展要求，新型引信對目標信息的精確感知已成為發展趨勢［1］，使引信信號處理發展面臨著下列需求：

a）陣列式、智能化精確探測模式下信號多通道并行實時處理；

b）引信小型化和硬件的集成化。

上述矛盾給引信設計帶來困難，而傳統的基于低頻模擬濾波的基帶處理方式存在的下列缺陷已不適應新型引信信號處理設計要求，這些缺陷主要表現為：

a）硬件結構復雜；

b）幅相受硬件參數影響大引起一致性和穩定性差；

c）硬件不可自定義配置可調試性和升級能力差。

隨著數模器件和數字處理技術的成熟，全數字化處理成為適應引信技術發展的必要而有效的技術途徑，通過高速AD／DA將信號處理前移到視頻、中頻甚至射頻端，通過高速信號處理器實現信號多通道并行實時處理。

引信高采樣率設計中傳統的定速率處理方法硬件開銷大、實時處理成本高，由于所處理的信號相對帶寬較窄，可以采用多速率（Multirate）處理技術，通過采樣率轉換以降低數據處理速率和容量，獲得高信噪比的實時性處理。

1 多速率信號處理概述

1．1 抽取與內插設計

多速率信號處理的基礎是抽取、內插，通過抽取、內插處理實現信號的整數或分數倍速率變換［2，3］。抽取和內插過程會引起頻譜混疊，需要在在抽取前和內插后采用數字濾波器抗混疊濾波，使抽取前后頻譜成分一致。

D倍抽取器結構如圖1所示，圖中HLP（ejω）為帶寬小于π／D的低通濾波器，抽取后數據流速率降為D分之一，大大提高了頻域分辨率。

圖1 抽取器處理結構框圖

I倍內插器的結構如圖2所示，圖中HLP（ejω）為帶寬小于π／I的低通濾波器，內插后數據流速率升為I倍，大大提高了時域分辨率。

圖2 內插器處理結構框圖

1．2 抗混疊設計

由圖1、圖2可以看出，無論是抽取器還是內插器，其抗混疊數字濾波均在高取樣率條件下進行，抗混疊濾波器性能直接影響多速率處理效果及其實時處理能力，為抑制帶外噪聲，一般要求抗混疊濾波器的帶外抑制度超過80 dB，采用直接的FIR濾波結構所需的階數N由式（1）給出：

式中：δ為阻帶衰減取0．0 001；Δf為過渡帶帶寬；fS為采樣速率。

當fS／Δf較大時，濾波器階數N往往很大，使濾波器的系數和計算量非常大，在高速采樣條件下對運算速度的要求非常高，對實時處理是極其不利的，為達到實時處理要求，常采取下列兩種濾波器優化結構：

（1）單級實時處理多相濾波結構

通過對FIR濾波結構的多相分解，即多相濾波結構［3］，如圖3所示，使濾波器位于抽取器后或內插器前，同時每一支路的的濾波器系數降為1／D 或1／I，計算量降低到原先的1／D2或1／I2，大大降低了處理速度要求，提高了實時處理能力。

圖3 多相濾波結構框圖

采取單級結構表面看結構簡單，但實際單級處理時復雜度高，當抽取或內插倍數較高時，所需的階數較大，難以實時處理，為此需要采取多級處理結構，通過多級處理結構或結合多相濾波結構，優化濾波器結構。

（2）多級濾波結構

通過將單級結構分解為多級結構，每一級濾波器的階數大為減少，有效降低了濾波器的設計難度，為實現多速率處理的高效濾波，多級濾波結構采取級聯積分器梳狀CIC（Cascaded－Integrator Comb）濾波、反Sinc補償濾波、半帶（HB）濾波、直接FIR濾波、多相濾波（Polyphase Filter）相結合的處理方式，解決實時濾波處理和大帶外抑制需求的兼容。

CIC濾波器結構簡單，如圖4所示，由積分器和梳狀濾波器組成，具有線性相位，延遲少，不需要乘法器等特點，特別適合于第一級大速率濾波的實時處理，通過多級級聯提高阻帶衰減，硬件實現簡單。

圖4 CIC濾波器結構框圖

由于多級CIC濾波器級聯后帶內平坦度降低，需要采用反Sinc補償濾波器補償CIC后的通帶增益。

半帶（Halfband）濾波適合2M倍抽取或內插，見圖5，其二分之一系數為0的特點可以降低濾波處理計算量，實時性好。

圖5 半帶（HB）濾波結構框圖

直接FIR濾波用于低速率數據的信號濾波，實現精確的通帶選擇，由于數據速率較低，實現FIR所需的濾波階數較少，可以能滿足處理速度要求。

2 引信多速率處理設計

在某基于四象限時分掃描的陣列探測引信中，引信陣列式收發天線采取按象限掃描與多路天線并行接收技術，引信接收機需要完成多通道并行回波接收，并對每個通道回波信號實時處理，其特點是接收機通道多、信息處理量大。為實現陣列探測引信回波信號處理，傳統的引信接收機處理方法需要采取多路模擬開關、多路模擬濾波器、多路放大器、A／D、信號處理器的并聯硬件電路，存在硬件規模龐大、系統復雜，且多路硬件之間幅相一致性差等諸多問題，無法滿足引信高速、高精度、精細化目標檢測和小型化需要，必須對引信接收機及信號處理方式進行創新改進。隨著多速率信號處理技術和高速處理器件的成熟，新型引信接收處理機可以將ADC前移到中頻或視頻端，通過對中頻或視頻回波直接高速采樣，并對采樣數據進行數字分離和多速率信號處理，將傳統引信接收機的模擬部分轉化為全數字化處理，實現了引信陣列式探測多通道回波的并行精確數字處理，簡化了系統硬件設計，提高了回波處理效率和微小型化程度。圖6是引信接收機多通道、并行處理過程的回波數據流，利用多速率信號處理技術優化了信號鏈路的硬件資源復用，圖7為采取單片FPGA集成設計技術實現多通道信號的并行實時處理的設計框圖。

引信對視頻采樣進行100 Msps高速采樣，根據回波信號的多普勒帶寬，設計多速率處理后輸出數據率為625 k Hz，采取1／160抽取的多速率處理方法，采用抗混疊濾波器去除數據中的多余頻帶信息并降低數據帶寬，抗混疊帶外抑制優于80 d B，實現回波實時處理并最小化硬件規模。

圖6 四象限掃描陣列探測回波信號分離及并行處理數據流圖

圖7 FPGA實現多通道陣列信號并行實時處理的設計框圖

多速率抽取采取4級濾波器結構，如圖8所示，即CIC濾波、補償濾波、半帶濾波和精確FIR濾波的級聯，各級濾波器通過 Matlab的FDATool工具設計和仿真。

2．1 CIC濾波器設計

CIC濾波器系統函數為［4］

式中：N為級聯數；D為抽取因子。

為獲得大的帶外抑制、降低數據輸出速率并減少數據計算量，采取5級CIC級聯濾波器，抽取因子取40，輸出數據率為2．5 MHz。

取帶寬比例因子b＝0．1，根據式（3）計算有效信號帶寬f1＝250 k Hz，滿足多普勒通帶要求。

根據式（4）計算CIC級聯后的阻帶抑制A1＝－100 dB，滿足帶外抑制要求。

根據式（5）計算CIC濾波后的帶內容差（平坦度）δs＝0．7 dB。

FDATool設計的5級級聯濾波器的幅頻特性如圖9所示。

2．2 補償濾波器設計

補償濾波器采取FDATool的反Sinc低通濾波器（Inverse Sinc Lowpass）設計，其幅頻特性如圖10所示，用于補償前級CIC濾波器的帶內容差并實現2倍的降采樣，濾波器階數為39，輸出數據率1．25 MHz，補償濾波器與CIC濾波器級聯后帶內最大波動為0．05 dB。

圖8 多速率處理的4級濾波結構

圖9 5級級聯濾波器的幅頻特性

圖10 補償濾波器的幅頻特性

2．3 半帶濾波器設計

采用FDATool的半波低通濾波器（Halfband Lowpass）設計半帶濾波器阻帶截止頻率小于π／2，2倍抽取時通帶內不會發生頻率混疊，濾波階數為110，其濾波器系數對稱且偶系數為0，運算量減少一半，帶內波動很小，阻帶衰減96 d B以上，輸出數據率0．625 MHz，濾波器幅頻特性如圖11所示。

圖11 半帶濾波器的幅頻特性

2．4 精確FIR帶通器設計

采用FDATool的FIR（bandpass）工具設計帶通濾波器，用于對多普勒信號精確濾波，此時數據率0．625 MHz，采用129階FIR設計，帶內波動0．5 d B，帶外抑制50 dB以上，濾波器幅頻特性如圖12所示。

圖12 FIR帶通濾波器的幅頻特性

2．5 多速率信號處理的實現

利用FDATool工具將4級濾波器級聯，對整個多速率處理結構性能進行仿真分析，其幅頻特性如圖13所示，該濾波器阻帶抑制達到95 dB以上，達到了多速率處理的抗混疊要求。同時，采用多速率濾波器結構具有運算速度快、需要的硬件資源少等優勢，通過一片普通的FPGA即可實現對陣列式多路回波信號的實時處理，大大降低了引信的硬件復雜度，實現了引信數字化、小型化、通用化的回波接收與處理架構。

圖13 多速率濾波器的幅頻特性

3 結束語

通過信號處理端前移和多速率處理方法結合，優化引信接收機信號處理方式，降低了引信信號處理硬件規模、處理速度、容量要求，提高了信息處理效率和實時處理能力，解決了新型引信小型化、高速多通道并行處理和精確陣列探測發展過程中對信號處理技術的需求，多速率處理硬件架構將成為引信數字化的發展趨勢。

［1］ 周立偉．目標探測與識別技術［M］．北京：北京理工大學出版社，2004．

［2］ 楊小牛，樓才義，徐建良．軟件無線電原理與應用［M］．北京：電子工業出版社，2004．

［3］ 王世一．數字信號處理［M］．北京：北京理工大學出版社．

［4］ 馮維婷．多速率采樣中的CIC濾波器設計與分析［J］．現代電子技術，2007，（14）．