基于MAX+PLUSII模塊化設計的智力競賽搶答器

黃云　連恒輝

摘 要： 設計了一款造價低，體積小，操作簡單，適用性廣的搶答器。該搶答器是基于MAX+PLUSII軟件，在FPGA芯片上設計的，可實現多人智力競賽搶答。

關鍵詞： 智力搶答器； 多人搶答； MAX+PULSII軟件； FPGA芯片

中圖分類號：TP211+.5 文獻標志碼：A 文章編號：1006-8228（2014）01-29-03

0 引言

本文所介紹的智力競賽搶答器，具有廣泛的適用性。通過改變硬件電路接線，施加時鐘信號頻率，以及進行軟件調試，使之可以靈活改變搶答者人數、回答問題時間和蜂鳴提醒時間等。本文選取一個實例介紹其原理。

1 開發條件

1.1 知識基礎

⑴ 熟練使用MAX+PLUSII軟件。

⑵ 學習數字電路基礎課程。

⑶ 了解《GW48-CK EDA實驗開發系統簡介》，了解連接方式。

1.2 所用原件

⑴ GW48系列EDA/SOC驗開發系統（提供有目標芯片FPGA-型號EP1K30TC144-3、數碼顯示器、二極管、三極管、鈕子開關、晶振等資源）。

⑵ 電路設計建議采用下列器件：74175、74147、74192、7448、ANDX、ORX、NOT等。

2 實現的功能

⑴ 有4路搶答；

⑵ 數字顯示搶答組別；

⑶ 由主持人復位后方可搶答；

⑷ 聲音提示已有人搶答；

⑸ 搶答成功后，有60秒的回答問題時間，并顯示倒計時；

⑹ 最后五秒蜂鳴提示；

⑺ 搶答只需一次按鍵即可，無需一直按住。

3 電路基本原理

3.1 搶答控制

電路采用74175（4D觸發器），其原理圖如圖1所示，四個D輸入分別為四個搶答者開關（P1，P2，P3，P4），CL為主持人復位開關，主持人按動開關CLRN接0， 芯片置0，此時各搶答者輸出均為低電平，搶答開始。此后，若上升沿有人先搶答，假定為P1，則CLK出現高電平，產生上升沿，則1Q輸出高電平，且不管接下來各搶答者搶答情況如何，由于1Q=1，CLK始終為1，無上升沿，因此各輸出端保持當前狀態。只有CL開通，芯片置0，才能改變狀態，再次搶答。

3.2 數字顯示搶答組別

為了顯示搶答組別，采用74147（優先編碼器）對輸出編碼，其原理圖如圖2所示。由于74147輸入/輸出為低電平有效，在其輸入/輸出均加入了非門，所以能使其正確的顯示組別。

3.3 回答問題倒計時

實驗中，倒計時設定為60s，采用的是74192（十進制計數器），因此需兩塊芯片聯合使用實現60進制計數。原理圖如圖3所示，左邊是十位，右邊個位。倒計時是在有人搶答成功開始計數的，將搶答者輸出做'或'運算后，分別接入兩計數器的置數端（十位置6，個位置0），一旦有搶答者搶答，LDN高電平，不置數，倒計時開始。采用減法計數，因此將1HZ的時鐘信號CP接上個位的DN，同時將個位的BON接十位的DN。在此需說明一個問題：BON是低電平有效，當計數一輪后有借位時，輸出為低電平，有讀者會有疑問：為何不把其先反相從而產生上升沿再接入十位的DN？這是因為，BON輸出值還跟CP有關。設當CP上升沿到來時，個位計數器數到0000，由于CP上升沿后為高電平，BON為高電平，此后CP變為低電平，BON變為低電平，CP下個上升沿一到，計數器變為1001，BON同時也變為高電平，此時給十位計數器DN一個上升沿，十位計數器計數，實現了十位、個位同時變化。相反，如果將BON先反相，則十位會先于個位變化。最后當60s計數完畢之后，為了停止計數，將十位計數器BON反相后分別接兩個計數器的CLR清0。

3.4 搶答蜂鳴器提示

結合計數器設計了蜂鳴器提示，其原理圖如圖4所示，圖4中計數器為十位計數器，沒人搶答時計數器置6。S2，S3均為1，當有人搶答成功時，四輸出'或'變為1，蜂鳴器響，同時計數器停止置數，在CP上升沿到來時十位計數器變為5，同時蜂鳴器停止響，蜂鳴器響的時間為搶答開始時到CP下個上升沿的時間。

3.5 倒計時最后5秒提示

倒數時最后5秒十位為0000，個位為0101，0100，0011，0010，0001時蜂鳴器均需要響，個位為1001，1000，0111，0110，0000，均不能響（0000不能響的原因是倒計時完后一直清0）。注意表達式：G2G3+G4，當個位為5，4，3，2，1，0時表達式恒為0，個位為9，8，7，6時表達式恒為1，因此將十位的S3，S2，S1和G2G3+G4經'或非'運算后可實現5，4，3，2，1，0蜂鳴器響，為了使0不響，可以使G1，G2，G3，G4'或非'后與S3，S2，S1，G2G3+G4一起'或非'，可以實現倒數5秒輸出為1，為了讓蜂鳴器能響5下，將上面得到的輸出與CP'與'后可以讓蜂鳴器在最后5秒響5下，其原理圖如圖5所示。

3.6 各分電路組合

最后一步是將各功能電路組合在一起。系統總的電路原理圖如圖6所示。

4 仿真與調試

波形圖的仿真圖如圖7，圖8，圖9所示，仿真圖中P1，P2，P3，P4為搶答者波形，CL為主持人波形，CP為時鐘波形，F為搶答提示蜂鳴器波形，F2為搶答倒計時5秒提示蜂鳴器波形，S為倒計時十位數波形，G為倒計時個位數波形。仿真圖中主持人按了兩次復位鍵，第一次P1搶到，且F提示蜂鳴器響，此后60秒倒計時后能停止計數，且最后5秒F2提示蜂鳴器響了5下（在倒計時完后有非常短暫的毛刺，其影響可以忽略），主持人第二次復位后，仍可以正常搶答，此次被3搶到。仿真結果與設計的理想結果相符。

5 結束語

通過仿真與實驗，驗證了本智力搶答器設計的正確性與可行性；并且可以通過改變電路參數和結構，改變回答倒計時時間和最后蜂鳴時間，使本智力搶答器具有靈活性，能適用于不同的場合，使產品具有更廣的市場。與目前市場上流通的搶答器比較，該搶答器顯得更加靈活，造價更低，適用于一些組裝愛好者及中低消費人群使用。今后還需要對該智力搶答器添加更具時代元素的功能，以及實現更高的可靠性。

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