硬件電路時序計算方法與應用實例

摘要：本文針對高速電路設計中經常面臨的時序問題，提出了時序分析和計算方法，并結合SPI4.2接口給出了具體分析實例。本文網絡版地址：http：//www.eepw.com.cn/article/266060.htm

關鍵詞：硬件電路；時序；設計實例

DOI： 10.3969/j.issn.1005-5517.2014.11.017

1 滿足接收端芯片的建立/保持時間的必要性

在高速數字電路設計中，由于趨膚效應、臨近干擾、電流高速變化等因素，設計者不能單純地從數字電路的角度來審查自己的產品，而要把信號看作不穩定的模擬信號。采用頻譜分析儀對信號分析，可以發現，信號的高頻譜線主要來自于信號的變化沿而不是信號頻率。例如一個1MHz的信號，雖然時鐘周期為1微秒，但是如果其變化沿上升或下降時間為納秒級，則在頻譜儀上可以觀察到頻率高達數百兆赫茲的譜線。因此，電路設計者應該更加關注信號的邊沿，因為邊沿往往也就是信號頻譜最高、最容易受到干擾的地方。

在同步設計中，數據的讀取需要基于時鐘采樣，根據以上分析，為了得到穩定的數據，時鐘的采樣點應該遠離數據的變化沿。

圖1是利用時鐘CLK的上升沿采樣數據DATA的示例。DATA發生變化后，需要等待至少Setup時間（建立時間）才能被采樣，而采樣之后，至少Hold時間（保持時間）之內DATA不能發生變化。因此可以看出，器件的建立時間和保持時間的要求，正是為了保證時鐘的采樣點遠離數據的變化沿。如果在芯片的輸入端不能滿足這些要求，那么芯片內部的邏輯將處于非穩態，功能出現異常。

2 時序分析中的關鍵參數

為了進行時序分析，需要從datasheet（芯片手冊）中提取以下關鍵參數：