一種全數字半速率鑒相器的設計

摘 要： 鑒相器是高速時鐘數據恢復環路的關鍵電路，其性能的優劣直接影響了整個系統的工作。通過系統分析，提出了一種全數字半速率鑒相器設計方案，按照全定制設計流程采用SMIC 0.18 μm CMOS混合信號工藝完成了電路的設計、仿真。結果表明該電路在2.5 Gb/s收發器電路中可以穩定可靠地工作。

關鍵詞： CMOS電路； 鑒相器； 半速率結構； 混合信號

中圖分類號： TN47?34 文獻標識碼： A 文章編號： 1004?373X（2014）09?0145?03

0 引 言

隨著集成電路性能的不斷提高和網絡技術的日益發展，數據處理量和交換量越來越大，人們要求數據傳輸的速率越來越快，對通信帶寬的要求也越來越高[1]。時鐘數據恢復電路（Clock Data Recovery，CDR）在高速串行數據通信系統中具有不可或缺的作用，研究設計CDR電路對于通信系統的穩定可靠工作具有重要作用[2?3]；鑒相技術在調制和解調、頻率合成、時鐘數據恢復電路等很多領域應用極其廣泛，傳統的鑒相技術存在相位模糊、抗噪聲不理想以及鎖定時間長等問題[4?6]。

本文根據2.5 Gb/s高速時鐘數據恢復電路的工作實際，通過對鑒相器的系統分析，設計了一種全數字、半速率，可以消除不定態的鑒相器設計方案，并采用全定制的數字設計，采用SMIC 0.18 μm CMOS工藝實現并基于spectre進行仿真，結果顯示電路可以正常工作，符合預期要求。

1 電路結構分析

在高速時鐘數據恢復電路中，鑒相器比較數據與時鐘的相位誤差，產生超前脈沖或滯后脈沖的二值輸出，其經典結構很多[7?8]。時鐘數據恢復電路是一個相位反饋控制系統，由于誤差控制信號是離散的數字信號而不是模擬電壓，因而受控的輸出相位的調整是離散的而不是連續的。全數字環通常按照環路中鑒相器的實現方式來分類，可分為四類：觸發器型、奈奎斯特型、過零檢測型和超前滯后型。因此采用超前滯后取樣型鑒相器，為消除由于噪聲影響帶來的信號波動產生的誤差，鑒相器利用帶流水線輸出的Mealy型狀態機產生超前滯后脈沖，可以消除誤差信號的不定態，提高電路性能。

相位反饋控制環路在鎖定狀態下仍有一定的穩態誤差，只要該誤差量小于擺動的最大可能值即可，假定相位調整的步長為[Δ。]為了保證恢復后數據的穩定，要求時鐘信號采樣在輸入數據信號的數據眼圖中心附近。通過分析全數字環中輸入數據與同步時鐘的相位關系來分析鑒相器的設計。

假定輸入數據的位速率是常數[1T]（[T]是數據周期），以其周期相位[（2πT）kT=2πk]（[k]取正整數）作為參考來表示輸入數據與同步時鐘的相位。全數字時鐘數據恢復電路的相位模型如圖1所示。

圖1 全數字時鐘數據恢復電路的相位模型

為分析方便，以均勻變換的數字脈沖序列作為輸入信號。假設輸入數據為0101……這樣的交替序列，則其第[k]個數據的相位為：

[βik=2πk+θik] （1）

式中[θik]是以數據信號的周期相位為參考的瞬時相位。

對于同步時鐘信號，其第[k]個時鐘脈沖的上升沿相位為：

[βok=2πk+θok] （2）

式中：[θok]也是以數據信號的周期相位為參考的瞬時相位。

由此可得環路的相位差為：

[θek=θik-θok] （3）

在若干個周期內，環路對同步時鐘信號的相位調整依[θek]的正、負而增加或減少[Δ]弧度。從鑒相器到相位選擇控制信號作用下相位的調整過程，可以看作是對相位差的一種簡單量化過程，量化關系為：

當[θik-θok>0]時，[Q[θek]=+1]

當[θik-θok<0]時，[Q[θek]=-1]

用[D·]代表濾波器對量化結果的運算，當出現[N]（[N]為正整數）個[Q[θek]=+1，]濾波器輸出一個+1；當出現[N]個[Q[θek]=-1，]濾波器輸出一個-1。即：

當[θik-θok>0]時，[DQ[θek+N]=+1]

當[θik-θok<0]時，[DQ[θek+N]=-1]

這樣環路的相位方程為：[θok+N+1=θok+N+Δ·DQ[θek+N]] （4）

初始條件是：[θo0=0。]

即：

[ θek+N+1-θek+N+Δ·DQ[θek+N]=θik+N+1-θik+N] （5）

初始條件是：[θe0=θi0-θo0=θi0。]

當輸入數據與同步時鐘信號速率相同，存在起始相差[θ，]即[θi0=θ，]那么：

[θek=θik-θok=θ-θok]

根據式（4）有環路輸出的相位：

[θok+N+1=θok+N+Δ·DQθ-θok+N] （6）

根據式（5）有環路相差：

[θek+N+1=θek+N-Δ·DQθ-θok+N] （7）

由式（6）和（7）可知，當[k]值很大，即環路處于鎖定狀態時，環路相差仍然存在穩態擺動，擺幅就是相位調整步長[Δ，]其對應的同步時間小于[π2ΔNT] s。同時可知，同步的建立過程不僅與初始相差有關，還與相位調整步長的大小有關：[θ]越小，[Δ]越大，同步的建立時間越短；[θ]越大，[Δ]越小，同步的建立時間越長；最壞情況下，即當初始相差為[π2]時就是[π2ΔNT。]但是另一方面，[Δ]越大，則相位調整精度越小，環路的抖動容限就越低。

根據上述分析，同步建立時間與穩態相差對電路的要求時矛盾的，這就要求在設計鑒相器時需要折衷考慮；同時環路中的濾波器抗噪程度對環路的性能和同步建立時間的影響也是相反的，這在設計電路時也需要加以考慮。

2 電路設計與仿真

基于前面的分析，考慮到處理數據為2.5 Gb/s差分數據，數據速率較高，因此采用半速率結構實現，降低數據速率，也降低了后續電路設計的壓力。因此在進行時鐘與數據的相位誤差比較之前，首先要進行數據的1∶2解復用；其次要完成數據與時鐘的鑒相操作。由于采用數字濾波器，CDR環路中不包含VCO，因此是一個純相位調整系統，故鑒相器采用超前滯后采樣型鑒相器[7?11]。

半速率鑒相器的組成模塊圖如圖2所示。半速率鑒相器由1∶2解復用模塊、數據采樣及邊沿檢測模塊、以及帶有流水線輸出的Mealy狀態機組成。其中1∶2解復用電路完成輸入數據1∶2的串并轉換，從而降低后續電路的工作速率；數據采樣及邊沿檢測電路用于檢測輸入數據的跳變沿，從而判定數據與時鐘相比相位的超前或滯后；有限狀態機將檢測到的誤差信號消除不定態后輸出。

圖2 半速率鑒相器的框圖

2.1 1∶2解復用電路

1∶2解復用單元是半速率超前滯后采樣鑒相器的基本組成部分，通過接收緩沖器連接電纜等傳輸介質。由于解復用的輸入數據速率很高，不能采用CMOS邏輯來完成，選用工作速率高的CML邏輯將2.5 Gb/s的高速串行數據解復用為兩路1.25 Gb/s的數據，有效降低了時鐘頻率，同時也降低鑒相器單元的設計難度。

2.2 鑒相器電路

鑒相器包含兩個模塊：數據邊沿檢測模塊PD_sample、不定態消除模塊PD_fsm，如圖3所示，其中左側虛線框內的PD_sample采用類Alexander型鑒相器結構，它首先將解復用后數據同步于時鐘完成對輸入數據的采樣，然后依據時鐘和數據的相位誤差以及相位調整精度的控制完成對數據邊沿的檢測，通過對數據邊沿的比較輸出產生超前滯后脈沖的控制信號s1，s2，s3，s4；右側虛線框內的PD_fsm由兩個帶有流水線輸出的Mealy型狀態機組成，狀態機根據PD_sample輸出的信號將其轉化為對應的超前滯后脈沖輸出。圖4為PD_fsm模塊的兩個有限狀態機的狀態轉移圖，FSM1的輸入信號即為PD_sample的輸出信號，其輸出信號為中間控制信號的f60，f61，也是FSM2的輸入信號；FSM2的輸出信號為半速率鑒相器的最終結果up、down，同時為了保證鑒相器為后續電路準備好合適的信號，還將超前滯后脈沖的邏輯運算結果upN，downN，updown，updownN等一并送出。

圖3 半速率鑒相器的電路原理圖

圖4 PD_fsm模塊的狀態轉移圖

鑒相器電路的引腳說明如表1所示。

表1 鑒相器引腳說明

[名稱＼&I/O＼&說明＼&clkI/clkIN＼&輸入＼&輸入的互補主時鐘，頻率1.25 GHz。＼&clkQ/clkQN＼&輸入＼&輸入的互補輔助時鐘，頻率1.25 GHz。＼&DmainP/ DmainN＼&輸入＼&輸入數據；clkmain高、低電平采樣的數據。＼&up/upN＼&輸出＼&超前脈沖信號，低有效；upN為up的

反相信號。＼&down/downN＼&輸出＼&滯后脈沖信號低有效；downN為down的

反相信號。＼&updown/updownN＼&輸出＼&超前滯后脈沖的與結果，用作全數字環中后續濾波器的使能信號；其中updownN比updown信號滯后半個時鐘周期。＼&]

2.3 仿真結果

為了保證仿真的全面性，采用數模混合的方法對電路進行仿真[12]，輸入激勵為數字偽隨機序列（Pseudo Random Bit Sequence，PRBS），輸出超前、滯后脈沖如圖5所示，可以看出超前滯后脈沖信號上升下降時間很短，消除了可能出現的不定態。

圖5 鑒相器仿真波形圖

3 結 論

本文描述了高速全數字時鐘數據恢復環路中的關鍵電路——鑒相器的設計與仿真，通過全數字環路的建模分析，提出了一種全數字、半速率，可以消除不定態的鑒相器設計方案，并采用全定制的數字設計，采用SMIC 0.18 μm CMOS 混合信號工藝完成了電路的設計、仿真，結果表明該電路在2.5 Gb/s時鐘數據恢復電路中可以穩定可靠地工作，符合預期要求。

參考文獻

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