高性能晶體振蕩器及頻率校準電路設計

鮑鈺文　徐瑤　張金輝　高云

摘 要： 設計了一種高性能Pierce晶體振蕩器及頻率校準電路。采用耗盡型NMOS管實現低功耗的1.5 V基準電壓，晶體振蕩電路采用基準電壓供電，降低了振蕩器的功耗同時提高輸出頻率的精度。為了進一步提高輸出頻率的精度，芯片內部集成熔絲修調電路，通過校正晶振負載電容，實現芯片封裝后振蕩電路輸出頻率的校準，校準范圍為（-52.216 ppm，54.962 ppm），校準最大步長為3.723 ppm。增加數字方式校準電路，在具有溫度檢測功能的系統中，可以擴展實現計時的溫度補償功能，提高芯片的計時精度，校準范圍為（-189.100 ppm，189.100 ppm），校準步長為3.050 ppm。電路在0.5 μm?5 V CMOS工藝上實現。整個時鐘芯片版圖面積為0.842 mm×0.996 mm。

關鍵詞： 晶體振蕩器； 耗盡型NMOS管； 基準電壓供電； 內置晶振； 高精度頻率校準

中圖分類號： TN492?34 文獻標識碼： A 文章編號： 1004?373X（2014）09?0148?06

0 引 言

石英晶體具有極其穩定的諧振特性和非常高的品質因素[Q，]因此以石英晶體振蕩器為核心的振蕩電路工作頻率既穩定又精確，其被廣泛應用于時鐘、監控、通信類電子產品中。目前時鐘日歷芯片幾乎都使用32.768 kHz晶體振蕩器，為了便于集成，芯片設計大多采用Pierce電路結構。小型化、低功耗、高精度一直是這類芯片的發展和研究方向，例如為降低振蕩電路的功耗和減小工作電壓變化對輸出頻率精度的影響，振蕩電路可以采用固定工作點的方式（恒流源或恒壓源），增加振幅控制電路[1?4]。由于石英晶體對溫度敏感，設計溫度補償電路提高輸出頻率精度等[5?8]。目前隨著芯片封裝技術的發展，國內已有封裝廠可以實現將芯片管芯與石英晶振的混合封裝，且混合封裝的優勢明顯：芯片內置石英晶振，減少外部器件數量，用戶不用再考慮晶振的布局和走線，使得設計更加緊湊可靠，可以做到小型化和高可靠性；降低了外界環境（濕度，污染等）以及布線上的寄生阻抗與寄生電容對輸出頻率精度的影響，可以提高輸出頻率的精度；為用戶節省選擇匹配的晶體所花費的精力和時間。因此在對輸出時鐘精度要求高的產品（如智能電表、通信類芯片）應用中，內置晶振的實時時鐘日歷芯片有著巨大的市場前景[9]。但是石英晶體的參數不可避免的會隨著制作工藝的漂移而發生變化，內置石英晶振并不能解決晶振固有參數變化、溫度的變化以及芯片封裝管腳的寄生電容等對輸出頻率的影響。針對上述不足，本文設計了改進的方案：采用耗盡型MOS管獲得極低功耗的基準電壓為Pierce振蕩電路供電，降低振蕩電路的功耗，提高輸出頻率的精度；設計了芯片封裝后修調晶振負載電容的電路，可以使芯片在出廠前得到精確的校準（稱為模擬方法校正），消除晶振固有參數變化和芯片封裝管腳的寄生電容對輸出頻率的影響；設計了芯片內部計時精度校正功能（稱為數字方法校正），在具有溫度檢測功能的系統可根據溫度變動對計時精度修正，實現計時的溫度的補償，從而提高計時精度。采用該設計可以獲得高性能的時鐘日歷芯片，且對于內置石英晶體芯片的設計具有重大意義。

1 電路設計

1.1 石英晶體振蕩電路設計

圖1為設計的石英晶體振蕩電路，主要由基準源和Pierce振蕩電路兩部分構成。基準源輸出[VREF]為恒定1.5 V電壓，該電壓作為Pierce振蕩電路的供電電壓。采用恒壓源給Pierce振蕩電路供電，可以使振蕩電路不受輸入電壓變化的影響，提高振蕩輸出頻率的精度，同時降低了振蕩電路的供電電壓，達到降低振蕩電路功耗的目的。

圖1 石英晶體振蕩電路

圖1中MDEP為耗盡型的NMOS管，其柵端和漏端與系統地相連，閾值電壓為[VTHDEP，]因此可以得到流過MDEP管的電流[IDEP]為：

[IDEP=12μDEPCOXDEPWDEPLDEPV2THDEP] （1）

MP1與MP2構成電流鏡，且寬長比相等，因此流過MN1的電流與流過MDEP的電流近似相等，得到基準源的輸出電壓[VREF]為：

[VREF=1+R1R2VgsN1=1+R1R22IDEPLN1μnCOXWN1+VTHN1] （2）

MDEP和MN1都為N型的MOS管，可以認為[COXDEP=COX，][μDEP=μn，]且它們具有相同的溫度系數。將等式（1）代入等式（2）中可以得到基準輸出電壓的表達式：

[VREF=1+R1R2-WDEPLN1LDEPWN1VTHDEP+VTHN1] （3）

MDEP和MN1的閾值電壓都具有負溫度系數，因而通過調整兩管的寬長比的比值以及電阻[R1]和[R2]的比值，可以得到具有零溫度系數的基準電壓。該設計與常見的帶隙基準電路相比，無需三極管，電流由耗盡型的NMOS管確定，很容易得到具有極小靜態電流的基準電壓源[10?11]，且結構簡單，無需啟動電路，占用芯片面積小，非常適合應用在對功耗要求十分嚴格的時鐘芯片設計中。

圖1中振蕩電路部分，是典型的Pierce振蕩電路。[RF]是反向放大器的負反饋電阻，該電阻阻值必須足夠大從而增加頻率的穩定性和降低振蕩電路的功耗。圖中[RF]約為100 MΩ，為了減小芯片的面積，設計采用MOS管實現。[CL1]與[CL2]構成晶振的負載電容，[Q]為石英晶體。

1.2 模擬方法校正的原理與實現電路

每個石英晶體的出廠頻率與理想頻率之間會存在一定的頻率偏差，實際應用中的一些雜散電容，如芯片PAD電容和PCB上的布線寄生電容等都會對輸出頻率的精度產生影響。為了提高時鐘晶體振蕩器電路輸出頻率的精度，可以通過調節頻率牽引量，來校正輸出頻率。

晶體振蕩電路的實際輸出頻率與晶體的固有串聯諧振頻率之間存在一定的頻率牽引量，頻率牽引量[p=ω-ωsωs，]式中[ω]是實際輸出頻率，[ωs]是晶振的固有串聯諧振頻率。頻率牽引量與負載電容存在如下關系[12?13]：

[p=Cs2C0+CL1CL2CL1+CL2] （4）

式中：[C0]是晶振的靜態電容；[Cs]是晶振的固有串聯諧振電容；[CL1，][CL2]是晶振兩端的電容，其串聯值稱為晶振的負載電容。當出廠頻率與理想頻率之間存在一定的偏離時，可以通過校正晶振的負載電容，得到精確的輸出頻率。實際應用中[CL1，][CL2]通常采用芯片內部集成的方法實現，該方法簡單、集成度高，但是使用時必須選擇與集成的負載電容相匹配的晶振。[CL1，][CL2]也有采用一個集成，另一個為外接可調電容，這樣會使集成度降低，成本增加，雖然可以獲得更精確的振蕩頻率，但是用戶使用極不方便。為此本文設計了熔絲修調晶振負載電容的方法。該方法的實現電路如圖2所示。

圖2（a）是晶振負載電容修調控制電路，芯片中有7個相同的修調控制模塊，B6～B0分別為它們的輸入信號， B7是預修調控制信號，TEST是輸入熔絲熔斷控制信號，其輸出分別是F6～F0和F6N～F0N。輸入信號通過I2C接口寫入芯片內部寄存器。fuse為多晶硅熔絲，[V1]是一確定電壓，使MN2管導通并產生恒定的很小電流。

圖2 晶振負載電容修調控制電路及修調方案

圖2（b）是晶振負載電容修調的設計方案，TG是傳輸門，通過控制傳輸門的導通與截止，達到增加或者減小負載電容的目的。7個傳輸門分別由修調控制電路的輸出F6～F0和F6N～F0N控制，[CL1]的最小變化量為[C1，][CL2]最小變化量為[C2。]修調控制方式見表1。

當芯片上電時，上電復位信號使寄存器TEST位，以及B7～B0復位為0。修調控制電路輸出F6～F0都為0，F6N～F0N都為1，傳輸門T5～T0導通，T6截止，因此電容[CL1，][CL2]的初始值分別為[CX1，][CX2+4C2，]其變化范圍分別為[（CX1，CX1+15C1），（CX2，CX2+7C2）。]

當預修調控制信號B7由0變為1時，進入預修調模式，修調控制電路輸出F6～F0與輸入信號B6～B0相同，F6N～F0N與B6～B0相反。當輸入信號B5～B0是高電平時，使其控制的傳輸門T5～T0導通，晶振負載電容[CL1，][CL2]增大。而當B6是高電平時，T6截止，使負載電容[CL2]減小，所以B6為負載電容調整的符號位。B6為高電平時，調整可以使負載電容小于最初設定值，B6為低電平時，調整使負載電容大于最初設定值。在內置晶振芯片完成封裝后，可以通過預修調模式找到最合適的負載電容。

表1 電容修調控制方式

[TEST＼&B7＼&模式＼&0＼&1＼&預修調＼&1＼&1＼&熔絲熔斷＼&1＼&0＼&無效＼&0＼&0＼&正常工作＼&]

接著使熔絲熔斷控制信號TEST由0變為1，芯片進入熔絲熔斷模式。如果修調控制電路的輸入信號B6～B0為高電平，將使MN1導通，其寬長比足夠大，能提供足夠的電流使熔絲熔斷。在熔絲熔斷完成后，由于MN2的下拉作用，A點輸出為低電平，使輸出F6～F0與預修調時的值相同，完成校正。如果芯片再次上電，F6～F0的值會一直保持修調后的輸出值。

這種模擬方法校正輸出頻率最主要的優點是：芯片封裝后可以對輸出頻率進行校正，消除晶振固有頻率偏差以及雜散電容對輸出頻率的影響，能夠同時做到高集成度與高精度的結合。當再次上電后，芯片能保持校正后的輸出頻率，為進一步的溫度補償奠定基礎。非常適合內置晶振芯片的校正，確保出廠的每顆芯片都有具有高精度的輸出頻率。

1.3 數字方法校正的原理與實現電路

數字方法校正是通過晶體振蕩頻率在分頻的過程中增加或減少計數脈沖來實現的。可以實現考慮季節因素調整計時精度，提高整年內的計時精度，在具有溫度檢測功能的系統中，可以擴展實現計時的溫度補償，使用這一功能可以進一步對芯片的計時精度進行校準。

數字方式校準的原理圖如圖3所示。振蕩器的理想輸出頻率為32.768 kHz，通過15級二分頻后得到周期為1 s的方波。當系統檢測溫度或者直接檢測振蕩輸出頻率時，確定每秒需要校準的時間為[Δt] μs，從而通過設置校準寄存器的存儲值，確定分頻電路中增加或減少計數脈沖的數量[n，]調整計時精度，但是它不能改變晶體振蕩器的輸出頻率。

設數字方式校準周期為[N]s，校準脈沖周期為[tOSC，]每個校準周期校準量為[±ntOSC] μs， 得到增加或減少的計數脈沖的數量[n=NΔttOSC。]本文設計采用[N=]20 s，[tOSC=232 768 s，][n]通過校準寄存器設定，最小變化量為1，所以校準分辨率[Δs]為：

[Δs=tOSCN=3.05×10-6=3.05 ppm] （5）

圖3 數字方式校準的原理圖

因此設計的數字方式校準能夠以3.05 ppm的精度單位調高或調低計時精度。設計校準寄存器內的存儲值為符號化的7位2進制數，且負數以補碼形式表示，最高位BT6為符號位。設BT5～BT0的值為[K]（二進制數），當存儲值為負數時，每個校準周期計數減少（K-1）反（負數的原碼）個校準脈沖周期，當存儲值為正數時，每個校準周期計數增加（K-1）反個校準脈沖周期。

數字方式校準具體實現電路如圖4所示。[tOSC]是校準脈沖信號，BT6～BT0是校準寄存器的輸出，S10是校準周期信號，DFF7?DFF1構成計數器（分頻電路）。計數從（0000000）2開始計數，當計數器DFF6～DFF1計數并達到設定的值[K]時，六輸入或非門NOR_6輸出高電平，使RS觸發器輸出端（A點）變為高電平。如果S10已由低變成高電平，觸發器DFF9輸出端（B點）輸出高電平，這時產生低電平復位信號（C點），使觸發器DFF6～DDF2復位。如果符號位BT6為1（負數），將同時使觸發器DFF1輸出復位，DFF7輸出置位，計數器跳變到（1000000）2后接著計數，使計數減少[2n-K]（等于（K-1）反）個校準脈沖周期。如果符號位BT6為0（正數），將同時使觸發器DFF1輸出置1，DFF7輸出清零，這時計數從新從（0000001）2開始計數，計數增加（K-1）（等于（K-1）反）個校準脈沖周期。當K值為（000000）2或者（000001）2時，CTR1輸出高電平，電路不進行計時校正，所設計的校準脈沖數目n的范圍為（-62，62），計時校準范圍為（-189.1 ppm，189.1 ppm），具有較大校正范圍，高的校正精度。

2 電路仿真結果與分析

2.1 基準電路仿真與分析

仿真采用0.5 μm?5 V CMOS工藝模型，電源電壓設定為3 V，溫度為25 ℃，仿真工具是Spectre，圖5為基準源輸出電壓[VREF]及其消耗電流[IREF]隨電源電壓的曲線。從圖中可以看出當電源電壓達到1.5 V后，基準源開始正常工作，輸出電壓為1.499 4 V，在輸入電源電壓范圍（1.5～5 V）內具有很好的穩定性，且電路正常工作只消耗344.86 nA的電流，基準電路具有極低的功耗。圖6為基準輸出電壓[VREF]隨溫度變化的曲線，在-40～85 ℃范圍內，[VREF]的最大值為1.499 6 V（圖中A點），最小值為1.499 2 V（圖中B點），電壓變化量為0.000 4 V，溫度系數為3.2 ppm，可見[VREF]具有非常好的溫度穩定性。

2.2 振蕩電路仿真與分析

在電源電壓為3 V、溫度為25 ℃，晶體負載電容為6 pF的條件下，對Pierce振蕩電路的交流特性和瞬態特性做了仿真。選取的石英晶體等效模型參數為：靜態電容[C0=]1.3 pF，串聯等效電感、電容、電阻分別為[Ls=]8 kH，[Cs=]2.95 fF，[Rs=]30 kΩ，其串聯諧振頻率[fs=]32.762 5 kHz，并聯諧振頻率[fp=]32.799 6 kHz，串并聯諧振頻率相差37.1 Hz，滿足仿真要求。圖7是晶體振蕩電路環路增益與相位仿真結果，從圖中可以看出，在頻率為32.767 9 kHz處，環路增益為7.940 26，相位為0，在該頻率處滿足振蕩的條件。圖8是晶體振蕩電路的振蕩輸出波形圖，振蕩電路正常工作，起振時間小于1 s，穩定后振幅約為1.25 V。

2.3 模擬方式校準電路仿真與分析

圖9為模擬校準的仿真結果，調整晶體振蕩器的負載電容，仿真晶體振蕩電路環路增益與相位，得到滿足振蕩條件的頻率，從而得出輸出頻率的校準量與負載電容的關系。圖2（b）中CX1=15.710 pF，C1=0.755 pF，CX2=9.666 pF，C2=0.955 pF，當修調寄存器內的低四位值從0000變化到1111，[CL1]變化范圍為（15.710 pF，27.035 pF），修調寄存器內的高三位值由000變化到111， [CL2]的值分別對應圖中[CL2]（000）～[CL2]（111），變化范圍為（5.846 pF，12.531 pF）。由于負載電容調節輸出頻率的頻率牽引量，當負載電容增加時，電路實際工作頻率下降，可以實現輸出頻率的校準。模擬方法校準具有寬的校準范圍（-52.216 ppm，54.962 ppm），平均校正步長為0.837 ppm，最大校正步長為3.723 ppm，可使輸出頻率獲得高精度的校準。

圖5 輸出電壓[VREF]隨電源電壓[VDD]的變化關系及

基準電路消耗電流[IREF]隨電源電壓[VDD]的變化關系

圖6 基準輸出電壓[VREF]隨溫度的變化曲線

圖7 晶體振蕩電路環路增益與相位仿真

（[f=]32.767 9 kHz處滿足啟振條件）

2.4 數字方式校準電路仿真與分析

圖10為數字方式校準的仿真波，仿真使用Nanosim仿真工具，圖中Q7～Q1是計數器的輸出，S10是校準周期信號， A、C信號對應電路圖4中的A、C兩點。圖10（a）校準寄存器內存儲值為5，計數器計數到（0000100）2后變為（0000001）2從新開始計數，計數增加（5-1）個校準脈沖周期。圖10（b）校準寄存器內存儲值為-5， 計數器計數到（0111010）2后變為（1000000）2接著計數，計數減少5個校準脈沖周期，設計功能正常。

圖8 晶體振蕩電路的振蕩輸出波形

（左上角為放大后的振蕩波形）

圖9 頻率校準量與負載電容[CL1，][CL2]的關系

校準范圍為（-52.216 ppm，54.962 ppm）

圖10 數字方式校準仿真

2.5 芯片版圖布局

時鐘芯片整體版圖如圖11所示，芯片主要由振蕩電路與低壓檢測模塊、時鐘日歷及報警模塊、I2C接口模塊、以及校準模塊組成，芯片版圖面積為0.842 mm×0.996 mm。

圖11 芯片版圖及功能模塊的分布

3 結 論

內置石英晶振而獲得高性能的時鐘控制芯片，有著巨大的市場前景。本文對傳統Pierce振蕩器結構進行了改進，采用恒壓供電，獲得低功耗，高性能的Pierce振蕩電路。針對晶振的參數隨工藝變化、封裝管腳及PCB布線寄生電容的不確定性，成功設計了模擬修調方案，實現芯片封裝后振蕩輸出頻率的校準，增加數字修調方案，實現計時精度的校準，能夠擴展實現溫度補償功能，非常適合內置石英晶振類的芯片獲得極高精度的時鐘信號。對改善高精度時鐘芯片長期依賴國外的現狀有著重要意義。

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