一種新型分布式互連線功耗優化模型

張 巖， 楊銀堂

(西安電子科技大學 寬禁帶半導體材料與器件教育部重點實驗室，陜西 西安 710071)

近年來，超大規模集成電路集成度的不斷提高，互連的功耗、延時和信號完整性已經成為影響集成電路性能和可靠性的決定性因素．2012年，國際半導體技術路線圖(ITRS)[1]指出，納米級工藝的互連線層數已經達到13層，集成電路的互連線長度已經累計達 103m 數量級，雖然單個納米級集成電路所消耗的功耗不斷降低，但是隨著互連線層數和長度的持續增加，互連功耗在整個芯片功耗中所占的比重越來越大．因此，如何減小互連線功耗將成為一個研究熱點．

傳統互連線動態功耗估算中假設互連線等效電容部分消耗能量，因此，功耗模型是針對計算1次激勵過程中互連線寄生電容充放電所存儲和釋放的能量展開研究[2]的，這種方法由于忽略了互連電阻的影響而在計算動態功耗時產生很大的誤差．近年互連線功耗估算更多的是計算電流流經互連線時電阻所消耗的熱能[3-6]．文獻[3]利用Π型電路等效互連樹的方法分析互連功耗．文獻[4]通過降階方法估算互連線的等效電流，從而計算互連功耗．文獻[5]基于電阻-電容(RC)樹形電路模型提出了非理想激勵下樹形拓撲結構的功耗模型．文獻[6]利用互連線頻域內傳輸函數的殘數和極點推導出功耗算法．但是以上文獻都僅僅建立了功耗模型．實際上，當集成電路工藝技術進入到超深亞微米階段時，互連線的寬度越來越小，因而不斷增加的互連線電阻會產生更大的互連線功耗，甚至占據了整個芯片功耗的30%[4]．隨著集成電路工藝技術的進一步提高，互連線功耗所占的比重也越來越大．因此，研究工作將不僅僅停留在如何計算互連線功耗上，更要深一層地研究如何優化互連線的功耗，從而改善互連線性能．

筆者首先基于非理想激勵沖激下的集中式互連功耗模型，給出了分布式功耗表達式．考慮到單位電容和單位電阻對互連功耗的影響，提出了一種非均勻互連線的功耗模型，采用數值積分的方法簡化了功耗模型的計算過程，并在此功耗模型的基礎上，進一步提出了一種基于互連線延時、帶寬、面積、最小線寬和最小線間距約束的功耗優化模型；其次，通過對 90 nm 和 65 nm CMOS工藝節點的計算，與未優化模型比較，驗證了文中優化模型的有效性；最后，討論了驅動阻抗和負載電容對互連功耗的影響，以調節驅動電阻和負載電容使所提模型達到最佳效果．

圖1 集中式RC互連樹結構

1 集總式互連線功耗模型

集總式互連線RC結構可由圖1所示的樹形模型表示，圖中點1，2，…，n表示樹節點，兩個節點之間部分由1個串聯電阻和1個對地電容構成．節點1的一端與輸入電壓連接，另外一端連接電阻R1和接地電容C1．根據文獻[5]，k節點處的Elmore延時可以表示為

(1)

(2)

假設RC互連樹的輸入電壓為指數激勵，則其電壓可以表示為v(s)=Vdd/(s(1+sτ))，其中，τ為指數電壓的上升時間．根據焦耳定律，整個RC互連樹功耗模型為

(3)

(4)

圖2 分布式互連線模型

2 基于非均勻互連線的功耗優化模型

分布式互連線功耗模型是在集總式RC功耗模型的基礎上演變而來的．上一節中基于Elmore延時模型給出了互連樹任意一個節點的功耗，并進一步給出了整個互連樹的功耗模型．基于這一集總式互連功耗模型，文中提出了一種分布式互連功耗模型．圖2為分布式互連線模型，其長度為L，前端驅動電阻為Rd，前端輸出電容為Cp，后端負載電容為CL．將互連線等分成n段，每段長 Δx=L/n，每段的電阻和電容分別表示為r(x)Δx和c(x)Δx，其中，r(x)和c(x)分別是互連線在x處的單位電阻和單位電容．一般情況下，前端的輸出電容Cp遠小于互連線的總電容．因此，在討論中可以忽略Cp對互連性能的影響．

當n→∞時，根據式(1)～(4)，x點處的延時可以表示為

(5)

整個分布式互連線延時的表達式為

(6)

(7)

其中，α為互連線前級緩沖器的開關因子(一般取0.03)，f為電路工作的頻率，

圖3 非均勻互連線指數分布線型

為了使互連線達到更好的性能，人們提出了各種各樣的技術手段，早在20世紀90年代，非均勻互連線理論就已經建立[7]．非均勻互連線的特點是采用線寬非均勻分布的方法，改變互連線的單位電阻和單位電容，來達到改變互連線性能的目的．非均勻互連線的寬度可看作沿長度方向變化的函數f(x)，互連線的單位電阻和單位電容可分別表示為r(x)=r0/f(x)，c(x)=c0f(x)．直到今天，很多學者仍只是將這一理論應用到減小互連線的延時上[8-12]．從式(7)可以看出，分布式互連的功耗與x點處的單位電阻r(x)和單位電容c(x)有直接的關系．因此，文中采用非均勻互連線的方法來優化功耗．

在前人的研究中，采用最多的非均勻互連線線型分布，包括指數分布和線性分布[8-13]，這里采用指數分布，其結構如圖3所示．這種指數分布的線寬函數可以表示為w(x)=w0aexp(-bx)，其中，w0為均勻互連線的線寬，a、b均為正值．

因此，單位電阻的表達式為r(x)=r0exp(bx)/a,

(10)

其中，r0是線寬為w0時，均勻互連線的單位電阻．同理，單位電容可以表示為

c(x)=c0f(x)=ac0exp(-bx) ,

(11)

其中，c0是線寬為w0時，均勻互連線的單位電容．

將式(10)和式(11)代入式(6)～(9)中，得到了非均勻互連線的分布式延時和功耗表達式為

(12)

(14)

在具體的應用中，計算Em要經過一個很復雜的積分過程，這會嚴重影響到模型的計算效率，這里采用了復合Simpson數值積分的方法來簡化積分過程．將積分區間[0，L] 5等分,最終式(12)的簡化結果為

此處積分區間分成5段，每段積分近似達到4次代數精度，故計算過程是數值穩定的．

如何確定式(16)中的a和b值，以便達到優化功耗的目的是尚待解決的問題．在理論研究中，通常認為功耗越小越好，因而只要求出互連功耗的最小值便可，即對式(15)分別取a和b偏導，求極值．但在實際的設計中，功耗的減小是以犧牲延時為代價的，所以在優化功耗模型時要保證延時與同長度均勻互連線相比不會增大．為了不影響芯片的結構和布局，在采用非均勻互連線時也要確保互連線面積不會大于均勻互連線面積．同時考慮到芯片的數據傳輸量即芯片的帶寬，在建模時非均勻互連線的pitch值不能超過均勻互連線的pitch值．最后，為了滿足工藝要求，非均勻互連線的最小線寬和最小線間距同樣不能低于工藝所能達到的最小線寬和最小線間距，指數型非均勻互連線在x=L處線寬為其最小線寬，在x=0 處的線間距為整條互連線的最小線間距．

基于上述分析，在確定優化模型的a和b值時，必須滿足以下約束條件:

(17)

其中，T0和E0分別是線寬為w0的均勻互連線的延時和功耗，其值可由式(6)和式(7)計算得到；S0=w0L，為均勻互連線的面積；wmin和smin為工藝所能達到的最小線寬和最小線間距．Sm為非均勻互連線的面積，具體表示為

(18)

3 結果和討論

根據文中所提出的功耗優化模型，在滿足約束條件式(17)的情況下，針對 65 nm 和 90 nm CMOS工藝節點做進一步討論．文中所用到的工藝參數、材料參數以及電參數均來自于模型預測技術[14]，具體的參數值如表1所示．

表1 納米級CMOS互連線的物理參數和電學參數

利用文中提出的模型和表1所示的參數，計算得到不同長度未優化的均勻互連線和優化后的非均勻互連線的延時和功耗，結果如表2和表3所示，其中，輸入電阻Rd=20 Ω，負載電容CL=350 fF．

表2 90 nm 工藝下優化模型和未優化模型的功耗和延時

表3 65 nm 工藝下優化模型和未優化模型的功耗和延時

圖4 互連線單位長度電阻和單位長度電容與功耗的曲線圖

從表2可以看出，相同工藝下文中所提的優化模型可實現降低20%以上的功耗，最高可達30%．表2中數據同樣表明，互連線越長，這種優化模型的效果越明顯，且長度越長，達到最佳優化效果的a值越大．但是由于帶寬和最小線間距的約束，a取值是有上限限制的．當互連線超過一定長度后，a值會停留在其上限而不能滿足更長互連線要求的更大a值，導致了模型的優化效果會隨著互連線長度的進一步增加而降低．但在長度達到 3 000 μm 時，其優化結果仍然可達30%．表3是 65 nm 工藝下的模型優化結果．雖然與 90 nm 工藝相比，同等長度的互連線功耗優化百分比有所降低，但仍可達18%以上，最大值仍可超過30%．

取得上述優化效果的原因，是非均勻互連線結構對單位長度電阻的改變在功耗方面起到了積極的作用．由圖4可以看出，當單位長度電阻和單位長度電容分別增大時，功耗也隨之增大．所以，只要減小單位長度電阻值和單位長度電容值就可以降低功耗．

非均勻互連線的平均單位長度電阻可由下式粗略地估算:

(19)

(20)

圖5和圖6分別表示當負載電容和驅動電阻變化時，優化模型同未優化模型的功耗比較．從圖5可以看出，負載電容越小，優化模型效果越好．從圖6可以看出，驅動電阻越大，優化模型的功耗減小量所占的比重越大．若將此方法用在互連樹的某一段時，Rd可看做是此段互連線的前端總電阻，包括驅動電阻和前端互連樹的電阻；CL可看做是后端的總電容，包括負載電容和后端的互連樹電容．從而可以通過調節Rd和CL使文中提出的優化模型達到更理想的效果．

圖5 負載電容與功耗圖6 驅動電阻與功耗

4 結 束 語

基于互連線的集總式功耗模型，并采用非均勻互連結構推導出非均勻互連的分布式功耗表達式，在此基礎上提出了一種基于延時、帶寬、面積、最小線寬和最小線間距約束的互連線動態功耗優化模型．文中首先給出了更適合實際研究的分布式互連功耗模型，這一模型能夠準確地描繪互連線功耗和延時隨著單位長度電阻和電容的變化關系；然后，利用單位長度電阻和電容與互連線寬度的關系，提出了非均勻互連線的分布式功耗模型，并使用數值積分的方法簡化了模型的計算過程，在此基礎上提出了功耗優化模型；最后，基于 90 nm 和 65 nm CMOS工藝，驗證了文中功耗優化模型的有效性，在不犧牲延時、帶寬和面積并保證工藝可實現性的前提下，功耗優化的最大比例可達30%以上．該模型對于納米級CMOS集成電路互連線設計、優化有著重要的指導作用．

[1] Europe, Japan, Korea, Taiwan, USA. Semiconductor Industry Association 2012 International Technology Roadmap for Semiconductors 2012[DB/OL]. [2013-01-02]. http://www.itrs.net.zdz.

[2] Uchino T, Cong J. An Interconnect Energy Model Considering Coupling Effects[J]. IEEE Transactions Computer-Aided Design of Integration Circuits System, 2002, 21(7): 763-776.

[3] 朱樟明, 鐘波, 楊銀堂. 基于RLC π 型等效模型的互連網絡精確焦耳熱功耗計算[J]. 物理學報, 2010, 59(7): 4895-4900.

Zhu Zhangming, Zhong Bo, Yang Yintang. An Accurate Joule Heat Model of RLC Interconnect Based on π Equivalent Circuit[J]. Acta Physica Sinica, 2010, 59(7): 4895-4900.

[4] Sahoo S, Datta M, Kar R. An Efficient Dynamic Power Estimation Method for On-Chip VLSI Interconnects[C]//Proceedings of the 2nd International Conference on Emerging Applications of Information Technology. Piscataway: IEEE, 2011: 379-382.

[5] Zhou Q, Mohanram K. Elmore Model for Energy Estimation in RC Trees[C]//43rd ACM/IEEE Design Automation Conference. Piscataway: IEEE, 2006: 965-970.

[6] Kar R, Maheshwari V, Mondal S, et al. A Novel Power Estimation Method for On-Chip VLSI Distributed RLCG Global Interconnects Using Model Order Reduction Technique[C]//International Conference on Advances in Computer Engineering. Piscataway: IEEE, 2010: 105-109.

[7] Chen C P, Chen Y P, Wong D F. Optimal Wire-Sizing Formula Under the Elmare Delay Model[C]//Proceedings of 33rd Design Automation Conference. Piscataway: IEEE, 1996: 487-490.

[8] Lee Y M, Chen C C P, Wong D F. Optimal Wire-Sizing Function Under the Elmore Delay Model with Bounded Wire Sizes[J]. IEEE Transactions Circuits System-Ⅰ: Fundamental Theory and Application, 2002, 49(11): 1671-1677.

[9] EI Moursy M A, Friedman E G. Exponentially Tapered H-Tree Clock Distribution Networks [J]. IEEE Transactions Very Large Scale Integration System, 2005, 13(8): 971-975.

[10] Ni M, Memik S O. Self-Heating Aware Optimal Wire Sizing Under Elmore Delay Model[C]//Proceedings of Design, Automation and Test in Europe Conference and Exhibition. Piscataway: IEEE, 2007: 1373-1378.

[11] Kar R, Maheshwari V, Agarwal V, et al. Modeling of RLC Interconnect Delay for Ramp Input Using Diffusion Model Approach[C]//IEEE Symposium on Industrial Electronics and Applications. Piscataway: IEEE, 2010: 436-440.

[12] Zhang H B, Wong D F, Chao K Y, et al. A Practical Low-Power Nonregular Interconnect Design with Manufacturing for Design Approach [J]. IEEE Journal on Emerging and Selected Topics in Circuits and Systems, 2012, 2(2):322-332.

[13] El-Moursy M A, Friedman E G. Wire Shaping of RLC Interconnects [J]. Integration VLSI Journal, 2007, 40(4): 461-472.

[14] University of California Berkeley. Predictive Technology Model[EB/OL]. [2012-12-30]. http://www. eas. asu. edu/～ptm/.