基于FPGA的TDM over IP的設計

陰亞芳, 劉傳明, 張 斌

(西安郵電大學 電子工程學院， 陜西 西安 710121)

基于FPGA的TDM over IP的設計

陰亞芳, 劉傳明, 張 斌

(西安郵電大學 電子工程學院， 陜西 西安 710121)

設計一種TDM over IP的技術系統。該系統用FPGA將E1數據包通過串并轉換到千兆以太網數據包，經IP網傳輸到終端設備，再通過并串轉換將以太網數據包轉換成E1數據包完成傳輸。經過軟件和硬件測試驗證了此系統在千兆以太網上傳輸的可行性，系統沒有出現誤碼，固有輸出抖動是0.55UI，最大峰值抖動指標均滿足ITU-G.823標準要求。

時分復用模式；E1；千兆以太網；TDM over IP

IP網絡在許多領域都有著廣泛的應用，如IP網絡電話就是當前一個比較成功的典型應用[1]。它的主要特點是成本低、操作靈活、資源共享等[2-3]。目前來看，IP網絡將取代上一代基礎網絡架構，由傳統的時分復用(Time Division Multiplexing， TDM)設備向高性能分組主干網轉移已經成為一種發展趨勢。目前研究的熱點和關鍵難題是怎么樣通過IP網絡高效地傳輸TDM業務[4]。以色列的RAD數據通訊公司率先提出TDM over IP技術[5]的概念，TDM over IP技術能在IP網絡中傳輸傳統的TDM語音和數據業務，很大程度地發揮IP網絡的優勢，同時給使用者提供了一種由傳統電信網絡向未來的全IP網絡過渡的設計方案[6]。

目前已經出現了基于FPGA的10/100M以太網的TDM over IP實現系統[7]，但是其帶寬比較低,而且傳輸速率比較慢。本文擬運用該技術，來實現千兆以太網傳輸TDM數據。

1 TDM over IP概述

1.1 工作原理

TDM over IP的工作原理[8]如圖1所示。將E1數據流打包成為TDM的數據幀，然后在TDM數據幀前插入IP幀頭，封裝成IP數據幀。將IP數據幀通過IP網絡快速運送到對端設備，在對端重新生成工作時鐘，再將IP數據幀中的IP幀頭去掉，把剩余的數據幀解幀成E1數據流發送出去。因為E1數據流在IP網絡中的傳輸是透明的，所以它能與傳統的電信網絡很好的兼容，所有傳統的業務，例如數據、協議等都能夠不作改變地使用此技術，而且終端設備也不用改動。

圖1 TDM over IP原理

1.2 TDM over IP報文

數據在包交換的IP網絡上傳輸時，TDM over IP芯片將TDM數據封裝為以太報文，報文的格式如圖2所示。

以太報文的幀頭共有6種，分別為互聯網協議第四版(Internet Protocol version 4，IPv4)、互聯網協議第六版(Internet Protocol version 6，IPv6)、用戶數據報協議(User Datagram Protocol，UDP)、第二層隧道協議第三版(Layer Two Tunneling Protocol - Version 3，L2TPv3)、城域以太網(Managed Extensibility Framework，MEF)、多協議標簽交換(Multi-Protocol Label Switching，MPLS)。

在代碼實現時，這6種格式先添加在一個只讀存儲器(Read-Only Memory，ROM)中，當需要添加幀頭時，微控制單元(Micro Control Unit，MCU)會調用ROM中的幀頭。

6種幀格式的參數值可以參考IEEE802.3[9]及相關協議規定。

圖2 TDM over IP封裝以太報文

2 FPGA設計實現

TDM over IP的設計是要在FPGA開發板內部將E1數據流打包成Ether數據包，通過千兆以太網發送到目的端，再在目的端選出Ether數據包，恢復成E1數據流。為了實現Ether數據和E1數據在傳輸速率及結構上的匹配，設計時參考了IEEE802.3、ITU-TG.823[10]等協議標準。主要分為兩部分，分別是E1數據轉換成Ether數據(發送)和Ether數據轉換成E1數據(接收)。

2.1 E1數據轉換成Ether數據

E1數據到Ether數據的轉換主要有4個部分：E1接收模塊、E1接收FIFO、Ether打包發送模塊以及幀頭ROM。E1到Ether轉換的難點是在E1接口、千兆媒體獨立接口(Gigabit Medium Independent Interface，GMII)和緩存間的數據交換。由于以太網接口的時鐘為125M，而E1接口的工作時鐘為2.048M，各個模塊間的數據交換為異步過程，為保證數據交換的準確性，需要用異步FIFO來實現。FIFO的大小為二幀(512 Bytes)，先從E1接口接收數據，存入異步FIFO中，當檢測到存入異步FIFO的數據大于一幀時，產生中斷信號，通知Ether打包發送模塊準備，將從異步FIFO中讀到的E1數據打包成幀發至GMII接口。實現原理如圖3所示。

圖3 E1到Ether實現框圖

2.2 Ether數據轉換成E1數據

Ether數據到E1數據的轉換主要有4個部分：Ether接收模塊、Ether字節處理模塊、E1時鐘處理模塊以及E1數據發送模塊。Ether數據到E1數據轉換的難點主要集中在E1時鐘的恢復和GMII接口到E1接口的數據轉換。E1時鐘的恢復解決方案有兩種。一種方案是在TDM over IP設備外添加一個精確的時鐘源，作為參考時鐘；另一種方案是接收端重新生成本地時鐘。由于第一種方案增加了成本，而且存在時鐘源的穩定性等問題，因此選擇第二種方案。第二種方案通過比較FIFO接收和發送出去幀的數目以及測量FIFO的深度來計算發送端和接收端的時鐘偏差，然后調整接收端的時鐘，這樣通過不斷比較就能夠實現接收端時鐘的動態跟蹤及校準[11-13]。由于GMII接口的時鐘是125M，而E1接口時鐘2.048M，時鐘不同步，因此GMII接口到E1接口數據轉換需要通過異步的FIFO來實現數據轉換，FIFO的大小為二幀(512 Bytes)，在轉換前先將Ether數據的幀頭去掉，剩下的凈負荷進行數據轉換，當檢測到一幀完成時，Ether接口再向FIFO中發送一幀數據，依此類推完成數據的轉換。實現原理如圖4所示。

圖4 Ether到E1實現框圖

FPGA硬件實現電路主要采用的是一片XILINX的FPGA芯片，外加靜態隨機存取存儲器(Static Random Access Memory，SRAM)、以太網交換芯片、MCU等芯片，具體硬件實現如圖5所示。

圖5 TDM over IP硬件架構

3 仿真驗證

3.1 軟件仿真驗證

通過Modelsim仿真軟件對代碼進行仿真，在仿真的過程中Ether端進行環回連接，輸入的是E1數據和時鐘，輸出也是E1數據和時鐘，然后進行比較。仿真波形如圖6所示。仿真時間是8ms，rx_clk_2m和e1_data是E1端發送的數據，clk_2m和tx_e1是接收端接收到的E1數據，paral_in經過并串轉換后為E1提供輸入數據，paral_out是E1輸出數據經過串并轉換的值，對paral_in和paral_out波形的比較后，能夠完成正常通信。

圖6 Modelsim仿真波形

3.2 硬件驗證

在FPGA內部Ether端口環回連接，然后將FPGA開發板與HP37717A分析儀[14]連接，硬件驗證模塊如圖7所示，HP37717A分析儀先輸出E1的時鐘和數據，然后再分析環回接收到的E1數據和時鐘。

圖7 TDM over IP設備驗證模塊

E1支路的最大峰值抖動測試結果如圖8所示，實線是設備的抖動測試結果，虛線是標準的抖動指標，在虛線之上的結果滿足ITU-G.823要求。另外，測試結果表明，系統沒有出現誤碼，固有輸出抖動為0.55UI，最大峰值抖動等指標均滿足ITU-G.823要求。

圖8 TDM over IP設備抖動測試結果

4 結束語

設計一種基于FPGA的千兆以太網傳輸的TDM over IP系統，實現了TDM數據在IP網絡的快速傳輸，完成了TDM業務與IP網絡的兼容和優化，而且經測試E1接口的抖動滿足ITU-G.823標準的要求。

[1] 馬嚴.基于IP網絡的多媒體通信[J].西安郵電學院學報，2005，10(1)：38-43.

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[3] 杜能功.Asterisk和IAX協議部署VOIP網絡[J].西安郵電學院學報，2006，11(3)：34-37.

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[7] 景英娟，范紅，董育寧.TDM over IP關鍵技術研究[J].江蘇通信技術，2005，21(1)：22-25.

[8] 陳偉平.基于FPGA的TDMoIP方案設計與實現[J].江西通信科技，2007(4)：9-12.

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[14] Hewlett-Packerd.HP37717A PDH/SDH Test set Operating Manual[M].[S.I.]: U.K,HP， 1994：1-15.

[責任編輯:祝劍]

Design of TDM over IP scheme with FPGA

YIN Yafang, LIU Chuangming, ZHANG Bing

(School of Electronic Engineering, Xi’an University of Posts and Telecommunications, Xi’an 710121, China)

A technical scheme of TDM over IP is designed in this paper. Transitions between the E1 packet and Gigabit Ethernet packet can be achieved by using FPGA and by serial-parallel conversion and IP network. The feasibility of this system in the Gigabit Ethernet transmission is verified by software and hardware test. The system has no error. The natural output jitter is 0.55 UI. The maximum peak jitter can meet the requirements of ITU-G.823 standard.

TDM, E1, gigabit-ethernet, TDM over IP

10.13682/j.issn.2095-6533.2014.06.013

2014-03-04

陰亞芳(1966-)，女，博士,教授，從事數字信號處理及光通信技術研究。E-mail:yinyf@xupt.edu.cn 劉傳明(1989-)，男，碩士研究生，研究方向為電路與系統。E-mail:410976664@qq.com

TP393.5

A

2095-6533(2014)06-0066-05