GNSS信號仿真平臺中頻信號源硬件平臺設計及實現

趙 楊

(中國電子科技集團公司第五十四研究所，河北 石家莊050081)

0 引 言

隨著GNSS系統建設和應用的日益廣泛，對GNSS信號仿真平臺的研究和應用需求也處于不斷的升溫之中。GNSS信號仿真平臺包括上位機處理單元、中頻信號產生處理單元和射頻信號產生處理單元，因此有關GNSS中頻信號源設計的研究工作是GNSS信號仿真平臺必不可少的研究課題[1]。

本文主要是研究GNSS中頻信號源硬件平臺的設計及實現，包括總體方案設計、原理圖的設計、PCB的繪制以及硬件平臺的驗證和功能級測試。

1 總體設計

本設計中，GNSS中頻信號源硬件平臺采用FPGA+DSP+PXIE的處理器架構，以PXIE板卡的形式插入到NI機箱中，總體設計框圖如圖1所示。

中頻信號產生處理單元通過PXIE接口，讀取上位機軟件單元模擬產生的相應系統相應頻點的各衛星導航電文和衛星觀測數據，并存入到SRAM中；DSP讀取這些原始數據，進行計算得到相應的衛星信號控制字，控制FPGA內部的數字信號合成模塊生成相應系統相應頻點的衛星導航數字中頻信號，并經DAC和射頻模塊，最終生成相應的衛星導航信號。

圖1 中頻硬件平臺的總體設計框圖

2 原理圖設計

2.1 電源模塊設計

本設計中，中頻硬件電路是通過NI機箱的插槽供電，選用的是其中12V/4A和3.3V/6A作為輸入電壓，其中各主要芯片的功耗統計如表1所示。

因此，設計了如圖2的電源解決方案。其中12V到3.3V、2.5V和1V壓差較大，且FPGA所需的2V和1V的輸入電流較大，因此選用的是開關電源設計；3.3V到1.8V和1.2V壓差較小，且輸出電流較小，基于成本上的考慮選用的是穩壓電源LDO芯片的設計。

表1 中頻硬件電路各主要芯片的功耗統計

圖2 電源模塊設計方案

2.2 DSP模塊電路設計

DSP選用的是TI公司的TMS320C6713芯片，它是一款32位浮點DSP，最高主頻達到300 MHz[2].

DSP最小系統電路設計，包括時鐘電路、復位電路、配置電路和JTAG調試電路，如圖3所示。

圖3 DSP最小系統電路設計

C6713具有一個32位的EMIF接口，最多可支持4個存儲空間的擴展，#CE0～#CE3，每個存儲空間的尋址范圍是256 M.本設計中，將DSP FLASH分配到#CE1空間，存儲DSP的上電運行程序，FPGA是作為一個32位的異步SRAM分配到#CE3空間，用來和FPGA進行EMIF通信，電路設計如圖4所示。

2.3 FPGA模塊電路設計

FPGA是整個中頻硬件電路的控制核心，選用的是XILINX公司的一款高性能的Virtext-6系列的XC6VLX240T。該芯片主頻約為700 MHz，資源相對比較豐富，內部共有20個BANK[3].

其中BANK0上是FPGA的專用管腳，用來連接JTAG調試電路和FPGA配置電路，如圖5所示。

BANK24和 34上各有兩對全局時鐘輸入管腳，分別引入了NI機箱插槽和有源晶振提供的10 MHz時鐘；這兩個BANK I/O管腳還接入了BPI模式配置的PROM，以存儲FPGA上電運行的程序。

圖6 BANK24和34 I/O管腳連接圖

另外，BANK25，26和36管腳接的是DSP EMIF接口的32位數據線、20位地址線和控制線，用來和DSP進行EMIF通信。BANK12，13，14，15，16和23管腳接的是4個2 MB的SRAM ，用來存儲上位機傳送下來的原始衛星觀測數據和導航電文，以及后面DSP計算得到的相應的衛星信號控制字。BANK114和115管腳連接PXIE接口的控制線和數據線。

2.4 PXIE接口電路設計

PXIE接口基于PCIE的總線協議，每個差分信號對單方向最高能達到250 MB/s的傳輸速度，相比PCIE接口，機械結構有變化，且增加了時鐘同步和觸發信號線。

本設計中選用的是XP3/XJ3和XP4/XJ4接口，以同NI PXIE 1075機箱的PXIE插槽或混合插槽進行連接，各個管腳所表示的含義如圖7所示[4-6]。

目前國內PXIE應用還不是很廣泛，本文基于成本和PCB布局布線難易程度的考慮，采用XILIN XFPGA自帶的硬核作為PXIE通信解決方案。XJ3接口采用X2總線配置方式，分別有兩對發送和接收差分對，XJ4接口上主要是時鐘和同步觸發線，電路設計分別如圖8和圖9所示[7]。

圖7 PXIE XP3/XJ3和XP4/XJ4各個管腳定義

3 PCB繪制

本文選用的NI的3U的PXIE機箱，中頻硬件電路板尺寸規定為200×100 mm.基于管腳密度和PCB布線難易程度考慮，采用12層設計結構，包括6個信號層，2個電源層和4個地層，層級結構如表2所示。

表2 中頻硬件電路板層級結構

PCB普通的信號線線長和線間距均為4.5 mil，信號層的電源和地走線均為50 mil，對于PXIE接口的高速差分對，設置成等長線進行處理，對于走線長度相差較大的差分對，采用蛇形走線處理，使得偏差值在2 mil之內。

圖8 PXIE XJ4接口原理圖設計

圖9 PXIE XJ4接口原理圖設計

4 測試及驗證

本文以模擬產生GALILEO E1 OS中頻信號為例來驗證本設計中頻信號源硬件平臺的可用性和可靠性。模擬產生的GALILEO E1 OS中頻信號的頻譜儀觀測結果,如圖10所示，同CBOC調制理論頻譜一樣，在距中心頻率+/-1 MHz處均實現了頻譜剝離；在距中心頻率+/-6 MHz處由于BOC(6,1)信號的影響，有功率的增強[8]。

圖10 GNSS信號仿真平臺總體集成圖

選用NOVALTA公司的FlexPak6TM接收機對本文產生的GALILEO E1 OS中頻信號射頻電路模塊生成的射頻信號進行接收，接收結果如圖11所示。從圖中可以看出，接收機對GALILEO E1 OS信號能夠穩定的跟蹤和鎖定。

圖11 NOVALTA FlexPak6TM接收機觀測結果

5 結束語

本文完成了GNSS信號仿真平臺中頻信號源的硬件設計及實現，包括中頻硬件電路的原理圖設計和PCB繪制。并以模擬生成GALILEO E1 OS信號為例，從信號和系統級別驗證了所生成的GALILEO E1 OS信號的功能級別的正確性和可用性，從而驗證了本文設計的GNSS中頻信號源硬件平臺的正確性和可用性。

[1]胡洪濤.多體制GNSS信號模擬器中頻信號源硬件設計與實現[D].北京：北京航空航天大學,2013.

[2]TEXAS INSTRUMENTS.TMS320C6713B data sheet [R].2004.

[3]XILINX.Virtex-6 FPGA packaging and pinout specifications[R].2010.

[4]NI.18-Slot PXI express chassis for PXI and PXI express modules NI PXIe-1075[R].2012.

[5]PXI SYATEMS ALLIANCE .PXI express hardware specification revision 1.0[R].2005.

[6]PXI SYSTEMS ALLIANCE.PCI express base specification revision 1.1[R].2005.

[7]周潤景、劉夢男,蘇良昱，等.Cadence高速電路板設計與仿真——原理圖與PCB設計[M].4版.電子工業出版社，2011.

[8]EUROPEAN SPACE AGENCY.European GNSS (Galileo)open service signal in space interface control document[R].2010.