基于FPGA的GPS時鐘馴服電路設計與實現

張 磊，黃海生，張 斌

（西安郵電大學 陜西 西安 710121）

基于FPGA的GPS時鐘馴服電路設計與實現

張 磊，黃海生，張 斌

（西安郵電大學 陜西 西安 710121）

為滿足系統對高精度時鐘的要求，根據晶振時鐘無隨機誤差和全球定位系統（GPS）時鐘無累計誤差的特點，提出了一種利用GPS秒時鐘馴服晶振時鐘來實現高精度時鐘的方案。該方案根據數字鎖相環倍頻原理，通過測量GPS秒時鐘和本地生成秒時鐘的相位誤差來調整電路分頻比，實時消除晶振時鐘的累計誤差，從而實現高精度的系統時鐘。經實際驗證，該方法在使用16.369 M溫補晶振時，在GPS信號有效情況下輸出時鐘誤差小于0.1 ppm，GPS信號失效后1小時后誤差小于0.3 ppm。

GPS秒時鐘；時鐘馴服；高精度時鐘；時間同步；現場可編程門陣列

GPS是一個全球衛星導航定位系統，可以為用戶免費提供實時、高精度的時間信息。GPS的時間系統由具有高精度、高穩定度的原子鐘組成。由地面控制系統的氫原子或銫原子鐘向主運行鐘提供時間與頻率微調參數，使主運行鐘保持極高的長期穩定性，精度可以達到 10-12～10-15，沒有累計誤差[1]。

現代電力和通信系統等需要高精確的時鐘系統，時鐘系統精度要求達到 ，甚至納秒級別。如何簡單、低成本的獲取高精度時間系統尤為重要。電子系統一般使用晶振作為時鐘源，經分頻后作為系統時鐘。晶振隨著使用環境溫度、電壓的變化以及時間的推移，頻率會有一定的偏移，但晶振頻率短穩特性好，無隨機誤差。針對以上問題，結合GPS時鐘無累積誤差和晶振時鐘無隨機誤差的特性，采用一種使用GPS時鐘同步晶振時鐘，實現高精度同步時鐘的方法。此方法使用GPS時鐘實時測量晶振時鐘頻率以及輸出時鐘相位，利用晶振頻差和輸出時鐘相位差調節電路分頻比，消除晶振時鐘累積誤差的同時與GPS時鐘保持同步[1-2]。

1 時鐘誤差分析

1.1 晶振秒時鐘誤差分析

對溫補晶振時鐘進行分頻，可以得到系統需要的頻率時鐘。設晶振時鐘頻率為f，周期t。設系統需要的時鐘頻率為f0，周期為T0。則標準分頻比為：

式中：ni為晶振時鐘在一秒時間內的計數值。因為溫補晶振在短時間內的頻率穩定度很好，短時間內使用晶振分頻得到的時鐘頻率隨機誤差很小。現連考察續晶振分頻得到的時鐘序列：T1，T2，T3，…，Tn，設觀測的第一個時鐘與標準時間（UTC）的偏差為 ▽t0，由于晶振時鐘頻差導致的每周期時鐘偏差為為 ▽t1，對應每個時鐘的誤差是τ1，τ2，τ3，…，τn。則有：

有（2）式可知，分頻時鐘在開始時誤差較小，隨著時間的推移，即 i值較大時，誤差不斷積累，誤差顯著增大。

此外，由于分頻比可能是無限小數，系統分頻不可能做到準確無誤，分頻比有一定的截斷誤差，也會給輸出時鐘增加誤差。

1.2 GPS秒時鐘誤差分析

GPS的時間系統由具有高精度、高穩定度的原子鐘組成。并由地面控制系統的氫原子或銫原子鐘向主運行鐘提供時間與頻率微調參數，使主運行鐘保持極高的長期穩定性，精度可以達到10-12～10-15，沒有累計誤差。

由于GPS信號受電離層延遲誤差，對流層延遲誤差，多徑效應和接收機噪聲的影響，接收機在正常工作時恢復出來的秒時鐘信號也存在一定的誤差，秒時鐘誤差服從正太分布，表現為恢復出的GPS秒信號相對于UTC時鐘脈沖有左右漂移。設GPS接收機恢復出的秒時鐘與UTC時鐘誤差為ε，ε為隨機誤差且服從正太，取樣數N，有：

對于不同型號的接收機，對應的σ取值不同，一般在100 ns以內，如星際通GP5MX1513F1GPS為50 ns。

觀察n個GPS秒時鐘序列T1，T2，T3，…，Tn，假設每個秒時鐘對應的隨機誤差為 ε1，ε2，ε3，…，εn，UTC秒時鐘T0，有：

則有隨機誤差的平均值為：

由以上分析知GPS秒時鐘有一定的隨機誤差，誤差隨不同型號接收機變化大小不一；但時鐘長時間的累積誤差趨于零，即GPS秒時鐘沒有累計誤差，可以將它作為標準時鐘馴服晶振時鐘來生成高精度系統時鐘。

2 高精度時鐘馴服原理

由于晶振時鐘短期穩定性好，隨機誤差較小，而GPS秒時鐘沒累計誤差較小，所以使用GPS秒時鐘馴服晶振時鐘，消除晶振時鐘累積誤差。對晶振時鐘馴服有兩種方法：一種是將晶振時鐘誤差轉化為晶振對應的電壓調節量，直接對晶振工作電壓進行控制，從而調節晶振震蕩時鐘周期，使晶振時鐘趨于一個標準值，這種方法優點是可以得到精確地晶振時鐘，缺點是技術實現復雜，不易實現；一種是將晶振時鐘誤差轉化為時鐘分頻調節量，對分頻電路的分頻比進行調節，得到高精確的分頻時鐘，這種方法優點是技術實現簡單，缺點是需要更高頻的晶振[3]。本文采用第二種方法，根據數字鎖相環原理，以GPS秒時鐘為基準，通過GPS秒時鐘馴服晶振時鐘實現系統需要的高精度時鐘。

2.1 數字鎖相環原理

數字鎖相環的主要功能是使得輸出信號和輸入信號相位保持一個固定的關系，鎖相環一旦進入鎖定狀態，輸出信號和輸入信號相位關系基本保持不變，只有很小的抖動誤差，而沒有頻率誤差[4]。本文基于這一原理實現高精度同步時鐘，既能消除晶振時鐘引起的累積誤差，同時保持了較小的隨機誤差。

圖1 數字鎖相環原理框圖Fig.1 Principle block diagram of digital PLL

2.1.1 相位比較電路

相位比較電路工作時鐘為fclk，即系統晶振時鐘。相位比較電路測量GPS接收機1PPS信號和本地晶振分頻得到的PPS信號的相位關系，輸出兩者相位差值。接收機1PPS信號對于電路是一個異步信號，電路需要找出它的上升沿時刻，產生一個窄脈沖，窄脈沖同步于電路晶振時鐘，窄脈沖的上升沿對應1PPS信號的起始時刻，在窄脈沖的上升沿處檢測PPS信號的相位值。

2.1.2 濾波電路

由于GPS接收機輸出的1PPS信號有隨機誤差，表現為1PPS信號上升沿相對于UTC時間有一定的抖動性，所以以1PPS信號為標準得到的相位誤差值會受到影響，將原本1PPS信號的隨機誤差帶入到測量的相位誤差中，需要對得到的相位誤差進行濾波處理。由1.2節GPS秒時鐘誤差分析知GPS秒時鐘誤差為隨機誤差，可以通過多次觀察取平均值的方法濾除隨機誤差[1，5]。經實際驗證，此方法簡單有效，可以有效濾除GPS秒時鐘隨機誤差對相位誤差的影響。

2.1.3 分頻電路

分頻電路對本地晶振時鐘進行分頻，產生系統需要的高精度時鐘。分頻電路是一個分頻可控的小數分頻器，分頻比需要根據經過濾波電路輸出不斷調節，實時消除晶振時鐘誤差。

圖2 小數分頻原理框圖Fig.2 Principle block diagram of decimal frequency divider

數字電路中不能直接實現小數分頻，實際中是通過兩個整數分頻電路實現。控制器控制兩個分頻器，同一時刻只能有一個分頻器工作，由控制器決定[6]。

設分頻器1分頻比為分頻比的整數部分M，分頻器2分頻比為M+1。控制器的關鍵是如何控制分頻器1和分頻器2的分頻次數，從而在較長的一段時間內是電路的平均分頻比等于需要的小數分頻比。設一段時間內，分頻器1分頻N1次，分頻器2分頻N2次，則這段時間內平均分頻比為

N1，N2取不同值時上式取值范圍[M，M+1] ，理論上可以實現M值M+1間任意小數分頻比。考慮到數字電路特點，在工程實現當中，將以上等式轉化為

實現時i的取值不可能無限大，需根據系統允許的時鐘誤差值進行截取。

2.1.4 分頻電路控制電路

有分頻器原理分析知，分頻電路有兩個分頻器F1和 F2，分頻比分別為M和M+1。分頻控制器的作用是產生控制信號，控制兩個分頻器的工作時間比例，使輸出時鐘在一段時間內的平均等效頻率趨近于設置的時鐘頻率。

圖3 分頻控制器原理圖Fig.3 Principle block diagram of frequency division controller

控制器是一個串行加法器，累加器位數由分頻比的小數位決定。累加器輸入值α1，α2，α3，…，αn的初始值為式（8）中的系數，考慮晶振頻差范圍和鎖相環穩態誤差，只有前幾位系數可調，其他系數固定不變。電路正常工作時會依據鑒相結果進行小幅度調整。如果式（8）中的系數無窮或位數太大，需進行截斷取舍。控制器輸出一位控制信號sel，sel為高時選擇分頻器F2，為低時選擇分頻器F1。所以sel信號的占空比最終確定了分頻電路的等效小數分頻系數。

2.2 時鐘誤差分析及處理

2.2.1 輸出時鐘抖動性分析

通過以上方法，既可以消除晶振時鐘的累積誤差，同時通過濾波電路減小了GPS秒時鐘隨機誤差對輸出時鐘的影響。

由于小數分頻電路的具體結構，決定了以這種分頻電路產生的分頻時鐘具有一定的抖動性[6]。對（8）式對應的控制器，分析他的固有抖動，令：

則分頻器周期為：

一個分頻周期內分頻器產生信號的抖動量為：

L[t]為控制器的控制信號，t0為晶振時鐘的周期。則信號的抖動峰峰值為：

一個分頻周期中的不同時刻，輸出信號的抖動值都不同，每一個抖動值在一個周期內只出現一次，所以抖動頻率為 1/T。

2.2.2 高精度時鐘誤差分析

晶振時鐘頻率誤差和GPS秒時鐘對高精度時鐘的影響前面已經分析，數字鎖相環電路能夠對其進行補償及平滑濾波處理。這里主要討論由于分頻電路小數部分截斷誤差對輸出時鐘的影響。當小數分頻比位數進行截斷處理后，輸出時鐘會在一個分頻周期內有微小的頻率誤差。輸出時鐘再經過分頻生成PPS時鐘信號，與1PPS信號鑒頻處理。輸出時鐘微小的頻率差會體現為PPS信號與1PPS信號的相位誤差，相位誤差經濾波處理后，分頻控制器會依據結果在下一個時鐘周期對分頻比的小數部分補償，如此循環，結果表現為增加了輸出時鐘的抖動性，但不會有累計頻率誤差。

3 時鐘馴服系統設計及技術實現

3.1 接收機工作狀態確定

由于衛星信號可能受到各種不確定性因素的干擾，接收機工作狀態可能會從正常狀態進入不正常狀態。接收機在不正常狀態下，輸出的秒時鐘會有累積誤差，此時時鐘信號不可用；在正常工作狀態下，輸出的秒時鐘累計誤差趨于零，只有很小的隨機誤差，此時時鐘可用。所以系統必須實時對接手機的工作狀態進行評估，并根據接收機的不同工作狀態調整時鐘馴服電路。本文采用解析接收機導航數據的方式評估接收機工作狀態。協議解析電路實時解析0183導航數據，并檢測其中的定位模式位及數據有效位，如果定位模式為差分定位或自主定位且數據有效，認為接收機正常工作，否則認為接收機工作異常。

3.2 高精度同步時鐘的實現原理

實現時，考慮到晶振頻差的范圍，電路增加了晶振頻率檢測模塊，即對鎖相環電路引入頻率輔助電路，這樣做好處是減小鎖相環帶寬，即提高輸出時鐘的穩定性又擴大了電路允許的晶振時鐘誤差范圍[4]。系統開始后，等待晶振時鐘穩定后，頻率測量電路會在GPS秒時鐘有效后連續256 s檢測晶振頻率，測量結果經平均濾波后作為晶振實際頻率值，并對分頻控制電路中的小數分頻微調寄存器賦值。這樣可以有效避免因為晶振頻率偏差較大導致鎖相環長時間未進入鎖定狀態。

時鐘同步后，接收機工作正常時，根據本文提出的數字鎖相環原理可以產生高精度的同步時鐘。若接收機工作中衛星信號丟失，電路會保持最后一次分頻比。

根據以上原理，本文設計完成了一個GPS高精度同步時鐘電路，硬件原理如圖4所示。

圖4 GPS時鐘馴服實現原理框圖Fig.4 Principle block diagram of GPS clock taming

GPS接收接開始工作后，協議解析模塊開始解析航數據，確定接收機的工作狀況。當接收機捕獲到4可以上衛星并輸出有效時間信息后，馴服電路開始工作，輸出經過馴服的時鐘。

4 實際測試

依據以上原理設計電路，并對經過馴服的時鐘進行實際驗證測量。實現中接收機采用星際通GP5MX1513F1GPS，自主定位精度小于2 m，其妙時鐘隨機誤差符合均值為0的正態分布，σ=20 ns 。晶振采用RAKON16.369M溫補晶振，頻率準確度1 PPM，頻率穩定度0.5 PPM。輸出32.768 K頻率時鐘。使用quartusII軟件自帶邏輯分析儀對時鐘進行觀察。圖中CLK_32K信號為32.768 K輸出時鐘，PPS信號是CLK_32K時鐘分頻后得到的本地秒信號，PPS_1 Hz為衛星接收機輸出的衛星秒時鐘信號。valid信號為接收機時間信號是否有效的指示信號，為高表示信號有效，否則無效。采樣時鐘為16.369 M系統工作時鐘，以衛星秒時鐘PPS_1 Hz上升沿作為觸發時刻。

從圖5中知，系統輸出時鐘CLK_32K、本地秒信號PPS與衛星秒時鐘PPS_1 Hz上升沿的對齊，即衛星信號有效時，本地秒時鐘與衛星秒時鐘同步，誤差在61個納秒以內（一個16.369M時鐘周期）。

圖6實驗是將衛星秒時鐘分成兩路，在系統完成時間馴服后在FPGA內部強制給鎖相環的衛星指示信號valid拉低，使馴服電路進入保持狀態，經過一小時后的電路工作情況。

圖5 衛星信號有效時信號時間關系Fig.5 Clock time relationship when satellite signals is valid

經多次試驗驗證，GPS信號失效一小時后最大誤差在3個16.369M時鐘周期內。通過本文設計的時鐘馴服電路，很好的消除了晶振的累積誤差并保持與衛星秒時鐘的同步性。

圖6 衛星信號無效時信號時間關系Fig.6 Clock time relationship when satellite signals is invalid

5 結束語

文中根據GPS秒時鐘隨機誤差和溫補晶振時鐘累計誤差互補的特性，依據數字鎖相環原理，在FPGA中設計實現了一種使用GPS秒時鐘測量溫補晶振頻率，實現高精度時鐘的馴服電路。經實際測試，該設計產生高精度時鐘不僅穩定度好，同步性高，而且實現過程簡單。在GPS接收機失效后仍能較長時間的保持時鐘的穩定性和同步性，能夠很好地滿足同步系統的要求。

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HUANG Hai-sheng.Research and design of a divider with controllable ratio[J].Computer Engineering And Design，2002，23（3）：8-10.

Design and implementation of GPS clock tame circuit based on FPGA

ZHANG Lei，HUANG Hai-sheng，ZHANG Bin
（Xi'an University of Posts and Telecommunications，Xi'an 710121，China ）

To meet the requirements of system for higsh precision clock，according to the characteristics of crystal clock without random error and the global positioning system（GPS）clock no accumulated error，this paper proposes a scheme of using GPS second signal to tame crystal oscillator clock to realize high precision clock.The scheme based on the principles of digital PLL frequency multiplier by measuring the phase error of the GPS seconds clock with the local clock to adjust the ratio of the clock divider circuit，real-time eliminating crystal clock cumulative error，So as to realize high precision system clock.Verified by practical，the method in the use of 16.369MHz temperature-compensation crystal oscillator，under the condition of GPS signals effectively the output clock error is less than 0.1ppm，GPS signal failure after 1 hour after the error is less than 0.3ppm.

GPS second clock；clock tame；high-accuracy clock；time synchronization；Field-Programmable Gate Array（FPGA）

TN492

A

1674-6236（2014）11-0061-04

2014-02-17 稿件編號：201402076

陜西省科技統籌創新工程計劃戰略基金資助項目（2012KTCQ01-06）；陜西省教育廳服務地方專項基金項目（2013JC10）

張 磊（1987—），男，陜西咸陽人，碩士研究生。研究方向：專用集成電路與系統集成。