深亞微米工藝下邏輯功效法延時估算的改進＊

畢 卓，陳曉君

（1.上海大學機電工程與自動化學院，上海 200072；2.上海大學微電子研發中心，上海 200072）

1 引言

在集成電路發展的幾十年中，最小特征尺寸從微米減小至深亞微米甚至納米，現在已經進入22納米時代。MOS器件特征尺寸進入深亞微米級以后，各種在長溝道下不明顯的短溝道效應開始出現，包括：影響閾值電壓的短溝、窄溝效應，遷移率相關效應及載流子速度飽和效應，影響器件壽命的熱載流子效應，造成亞閾值特性退化的漏感應勢壘降低效應等等。

在集成電路設計的過程中，隨著尺寸的減小，工作頻率越來越高，也就是說，對電路中的時間要求越來越精確。數字集成電路的時間消耗主要有兩部分，一個是邏輯門的延時，另一個是互連線的延時。本文主要考慮的是邏輯門的延時。邏輯功效是一種快速估算和優化邏輯門延時的方法，由Sutherland I E等人［1，2］第一次提出。邏輯門的邏輯功效定義為：在提供相同輸出電流的情況下，這個門的輸入電容與反相器的輸入電容的比值。邏輯功效法估算延時模型為：

其中，τ0是不帶負載反相器延時，也就是最小尺寸的反相器的傳播延時（輸入越過50%值輸出越過50%的最長時間）；g是邏輯門的邏輯功效；h是邏輯門的電氣功效或邏輯門的扇出Cout／Cin；p是邏輯門的寄生延時［1］。該公式表明邏輯門的扇出與延時有線性關系。

邏輯功效法基于線性模型，前提是通過每級的功效延時相等來實現最小的路徑延時。這一簡化過程是該方法的最大優勢，但也產生了許多局限性：（1）在特征尺寸進入深亞微米以后，MOS器件的短溝道效應更加顯著。而經典的邏輯功效法并沒有考慮短溝道效應。（2）互連延時。現在的集成電路的工藝越來越先進，特征尺寸越來越小，邏輯門的延時不斷減小，但是互連線的延時卻沒有多大的改變，以至于互連的延時在集成電路中日漸重要。在文獻［3，4］中，作者分別采用ULE（Unified Logical Effort）方法和插入驅動的方法來改善互連的延時。（3）功耗。在現在的移動智能時代，功耗必須放在設計階段。文獻［5］采用了電流源模型，將一個單元的輸出直流表示成輸入和輸出電壓的非線性函數。時序分析器對輸出電流進行數值積分，以求出在一個隨意的RC網絡內電壓與時間的函數關系，進而求解傳播延時。（4）輸入斜率。延時時間隨著輸入上升延遲增加而增加，晶體管由截止區到導通區，不是瞬間導通，是需要時間的。文獻［6～8］對輸入的上升延遲和延時的關系做了充分的分析，減小了輸入的上升延遲對延時的影響。但是，在估算延時的時候，最小反相器的PMOS與NMOS的寬長比假設為2，這種假設是不精確的。估算邏輯功效的延時假設了相串聯的N個晶體管，每一個晶體管必須是原來寬的N倍，才能給予相同的電流，但是串聯晶體管的速度飽和程度較弱，因而有更低的電阻［9］。

本文分為四部分，將重點考慮速度飽和效應對邏輯門延時的影響，并加以分析。第2節分析反相器PMOS和NMOS寬的比值及其本征延時；第3節根據邏輯功效法估算常用邏輯門的延時；第4節采用美國亞利桑那州立大學的PTM（Predictive Technology Model）32nm、65nm、90nm和130nm的模型，45nm采用了北卡羅來納州立大學的FreePDK模型對常用門的仿真以及分析；第5節是結束語。

2 反相器的延時

反相器由一個PMOS和一個NMOS組成，是所有數字設計的核心。線性區和飽和區的漏源電流改進公式［10］為：

其中，μeff為有效遷移率；VC為臨界電壓，就是達到臨界有效電場時的漏源電壓，VC＝ECL，EC是臨界電場強度，L是MOS器件的寬；Cox為單位面積氧化層電容；考慮漏致勢壘降低效應（DIBL），過驅動電壓VGT＝Vgs－Vt，其中，Vt是閾值電壓；Vdsat為飽和電壓；vsat為載流子速度。當Vds＜Vdsat時，MOS管工作在線性區，將載流子的遷移率考慮其中，添加了（1＋Vds／VC）；當Vds＞Vdsat時，MOS管工作在線性區，載流子的速度達到飽和，考慮了載流子速度飽和的情況。

當電場高于臨界值EC時，載流子速度趨于飽和，電子飽和速度vsat－n近似為107cm／s，空穴飽和速度vsat－p近似為8×106cm／s［11］。當橫向電場足夠大時，取決于載流子的最大速度，電流將在某個值上飽和。臨界電場強度EC為［12，13］：

其中，μeff為有效遷移率。載流子的漂移速度正比于在源和漏之間的橫向電場，這一比例常數稱為載流子遷移率，表示在單位電場強度作用下，載流子所獲得的漂移速度的絕對值，描述了載流子在電場中漂移的難易程度。為了對遷移率退化建模，可以用一個較小的Vgs與有關的μeff代替μ［14，15］：

使式（1）的兩部分在Vds＝Vdsat處相等，求出飽和電壓值：

將式（2）代入式（1）得到考慮速度飽和時的飽和電流：

在反相器翻轉的時候，輸入電壓上升或下降，PMOS和NMOS同時導通。PMOS和NMOS總是飽和的，使兩個晶體管的電流相等：

其中，VCn和VCp分別為NMOS和PMOS的臨界電壓。反相器PMOS與NMOS寬之比：

晶體管在整個跳變過程中一直保持在飽和區，因而電流大致保持在Idsat不變。此時，等效電阻［3］：

MOS器件的柵極是一個良好的電容，可以把它看成一個平行版電容：它的頂部為柵，底部為溝道，在它們之間有很薄的氧化物介質，因此它的電容為［3］：

因為反相器的PMOS柵長是NMOS柵長的γ倍，所以每個反相器表現出來的柵電容為（1＋γ）Cg。考慮反相器一階RC系統的階躍響應，本征延時τ：

將式（3）和式（4）代入式（5）得到：

其中，電源電壓VDD是固定不變的，載流子的飽和速度vsat、過驅動電壓VGT和臨界電壓VC由工藝決定。因此，反相器的本征延時τ可以通過改變PMOS與NMOS寬之比γ和特征尺寸L來改變。

3 邏輯門的延時

邏輯門的延時包括兩部分：寄生延時和功效延時。寄生延時是一個門驅動它本身內部擴散電容所需要的時間。加大晶體管的寬度將減小電阻但是會增大電容。因此，理想情況下，寄生延時與門的尺寸無關。功效延時取決于負載電容與出入電容的比值。所以，功效延時隨晶體管的寬度變化而變化。邏輯門的復雜度由邏輯功效表示，反相器的邏輯功效定義為1。對于N輸入與非門，N個NMOS串聯，為使它的上升延遲和下降延遲與最小尺寸的反相器近似相等，把它們NMOS的寬度乘以N得到的導通電阻等于反相器的NMOS器件的導通電阻。對于N輸入或非門，N個PMOS串聯，為使它的上升延遲和下降延遲與最小尺寸的反相器近似相等，把它們PMOS的寬度乘以N得到的導通電阻等于反相器的PMOS器件的導通電阻。

反相器PMOS晶體管的電阻是NMOS晶體管的γ倍，表現出（1＋γ）單位的輸入電容。二輸入與非門每個輸入端表現出（2＋γ）單位的輸入電容，它的邏輯功效是（2＋γ）／（1＋γ）。二輸入或非門每個輸入端表現出（1＋2γ）單位的輸入電容，它的邏輯功效是（1＋2γ）／（1＋γ）。如表1列出了常見門的邏輯功效。

Table 1 Logic effort of common gates表1 常見門的邏輯功效

一般情況下，邏輯功效的大小隨著輸入個數的增加而增加。速度飽和是指載流子速度在高場強度下受到限制。根據長溝道模型，相串聯的兩個晶體管的總電阻是每個晶體管電阻的和。但是，如果晶體管完全速度飽和，那么電流和電阻將變為與溝道長度無關。實際的晶體管工作在這兩種極端情形之間，這意味著相串聯的晶體管的電阻比各個晶體管電阻的和稍小。溝道非常短的晶體管更加容易達到速度飽和。相串聯的N個晶體管相當于一個溝道長度擴大N倍的晶體管。因此，相串聯的N個晶體管的電流與單個晶體管的電流之比為：

如圖1所示，速度飽和對邏輯常用門邏輯功效的影響，與經典邏輯功效相比稍小，但是更準確。表2是考慮速度飽和效應常用門的邏輯功效對比。寄生延時在邏輯門的延時中占有很大一部分。反相器的寄生延時與邏輯功效為1的反相器的功效延時相同。邏輯門的寄生延時通常定義為邏輯門的輸出端的擴散電容與反相器的輸出電容的比值。根據此定義，計算出常用門的寄生延時如表3所示。邏輯門的傳播延時等于功效延時與寄生延時的和，可以按表1和表2分別計算出功效延時和寄生延時，相加就可以計算出總的傳播延時。

Figure 1 Logic effort of logic gate considering velocity saturation圖1 考慮速度飽和后的門的邏輯功效

Table 2 Effect of velocity saturation on logic effort表2 速度飽和對邏輯功效的影響

Table 3 Effect of velocity saturation on parasitic delay表3 速度飽和對寄生延時的影響

4 仿真與分析

邏輯功效法估算延時是以反相器的最小單位的延時，反相器延時分為寄生延時和功效延時。反相器的寄生延時是輸出端的擴散電容的充放電時間，歸一化后為1。當反相器的扇出為1時，其功效延時也為1。此時，反相器的功效延時和寄生延時是相等的。

本文采用五種不同的工藝庫，包括美國亞利桑那州立大學的PTM 32nm、65nm、90nm和130nm模型，45nm采用了北卡羅來納州立大學的FreePDK模型，采用hspice進行仿真驗證。這些模型手工計算用的參數如表4所示。

Table 4 Calculation parameters of each model library表4 各模型庫計算參數

圖2是對扇出為1的反相器進行仿真，對PMOS與NMOS寬的比值參數掃描。tpdr是上升延遲，tpdf是下 降 延 遲，tp＝（tpdr＋tpdf）／2是 傳 播 延時。

從圖2中可以看出，不管是哪種工藝，從32 nm到130nm，傳播延時基本上沒有變化，PMOS與NMOS寬的比值對反相器tp的傳播延時沒有太大的影響。但是，對反相器的上升延遲和下降延遲就有比較大的影響。如圖3所示，從65nm到130nm，隨著γ的變大，上升延遲和下降延遲的絕對值｜（tpdr－tpdf）｜開始快速下降，至1.5左右后緩慢變大。不管是那種工藝，對于反相器，｜（tpdrtpdf）｜都有個最小值。

Figure 2 Effect ofγon parasitic delay圖2 γ對傳播延時的影響

Figure 3 Effect ofγon rising and falling delay圖3 γ對上升延遲和下降延遲的影響

根據圖2和圖3選擇一個恰當的γ，如表5所示。從表5中發現，γ的實驗值隨著工藝尺寸的減小而減小，改進后的γ理論值也在減小，但是減小的幅度沒有實驗值減小的幅度大。

如果僅僅考慮延時，65nm、90nm和130nm工藝γ可以有個比較好的估計。在深亞微米下，理論值與實驗值誤差比較大。在深亞微米下，對模型庫的精度的要求越來越高，等效電阻和柵電容須采用更精確的模型。

在五種不同工藝下，常用門的延時理論值和實驗值如表6所示。從表6中可以發現：（1）反相器的理論值與實驗值的誤差比較大，主要原因是柵電容模型不夠精確，但是系統的初步設計是可以的。由于邏輯功效法估算延時是基于反相器的延時，為了防止反相器誤差傳遞至邏輯門誤差中，在后續邏輯門的延時估算采用反相器的實驗值。（2）所有與非門的誤差比較小，在10%以內，而或非門誤差比較大，二輸入或非門的誤差在10%～20%，三輸入或非門的誤差在30%～40%。說明估算與非門時更精確，而或非門比較粗糙。與經典方法相比，與非門的誤差有所減小，大部分精度減小了約10%，而或非門的誤差有所增加。主要原因是在計算過程中，假設PMOS和NMOS都完全速度飽和，PMOS器件的載流子空穴并沒有達到完全速度飽和，而NMOS器件的載流子電子的遷移率更大，容易達到速度飽和。PMOS器件速度飽和程度與輸入數有關，可以乘以一個修正因子，以提高精確度。

三輸入或非門的下降延遲遠大于上升延遲。根據電阻計算公式：R＝ρL／W，串聯之后幾個MOS器件的溝道連在一起，MOS器件L變大，MOS器件W以相同的倍數變大，以減小寄生電阻。當串聯的MOS速度變多時，MOS器件的寬長比W／L迅速變大，導致上升延遲和下降延遲的相差較大，尤其在特征尺寸大的工藝條件下更加明顯。

5 結束語

隨著CMOS工藝發展，特征尺寸越來越小，在長溝道器件中不明顯的短溝道效應對CMOS集成電路的影響越來越大。邏輯功效法適合在設計初期快速估算邏輯門的延時和電路的延時。本文根據MOS器件速度飽和效應，對原有的邏輯功效法估算延時改進。采用五種不同的工藝對改進之后的方法進行驗證，并且達到預期的效果。改進之后的計算比較簡單，估算后的延時與非門的精確度比較高，但是或非門的精度不高。主要是因為PMOS器件載流子空穴和NMOS器件載流子電子的遷移率不同，NMOS器件更容易達到速度飽和，PMOS器件的速度飽和效應不顯著。根據不同的工藝和MOS器件串聯的個數，乘以一個修正因子可以提高精度。考慮到該方法的缺點比較明顯，在將來的研究工作中加以改進，考慮深亞微米的另一主要延時——互連的延時，并結合功耗面積的因素，綜合估算邏輯門的延時和電路的延時。

Table 5 Width ratioγof PMOS and NMOS in inverter表5 反相器PMOS與NMOS寬的比值

Table 6 Common gate delay during different processes表6 不同工藝常用門的延時

［1］ Sutherland I E，Sproull B F，Harris D L.Logical effort：Designing fast CMOS circuits［M］.San Mateo：Morgan Kaufmann，1999.

［2］ Sutherland I E，Sproull B F.Logical effort：Designing for speed on the back of an envelope［C］∥Proc of ARVLSI’91，1991：1－16.

［3］ Srinivasaraghavan S，Burleson W.Interconnect effort—A unification of repeater insertion and logical effort［C］∥Proc of IEEE Computer Society Annual Symposium on VLSI，2003：55－61.

［4］ Morgenshtein A，Friedman E G，Ginosar R，et al.Unified logical effort—A method for delay evaluation and minimization in logic paths with RC interconnect［J］.IEEE Transactions on Very Large Scale in Integration（VLSI）Systems，2010，18（5）：689－696.

［5］ Ma S，Franzon P.Energy control and accurate delay estimation in the design of CMOS buffers［J］.IEEE Journal of Solid－State Circuits，1994，29（9）：1150－1153.

［6］ Wang C C，Markovic D.Delay estimation and sizing of CMOS logic using logical effort with slope correction［J］.IEEE Transactions on Circuits and Systems－II：Express Briefs，2009，56（8）：634－638.

［7］ Hedenstierna N，Jeppson K O.CMOS circuit speed and buffer optimization［J］.IEEE Transactions on Computer－Aided Design of Integrated Circuits and Systems，1987，6（2）：270－281.

［8］ Lasbouygues B，Engels S，Wilson R，et al.Logical effort model extension to propagation delay representation［J］.IEEE Transactions on Computer－Aided Design of Integrated Circuits and Systems，2006，25（9）：1677－1684.

［9］ Sakurai T，Newton A R.Delay analysis of series－connected MOSFET circuits［J］.IEEE Journal of Solid－State Circuits，1991，26（2）：122－131.

［10］ Sodini C，Ping－Keung Ko，Moll J.The effect of high fields on MOS device and circuit performance［J］.IEEE Transactions on Electron Devices，1984，31（10）：1386－1393.

［11］ Muller R，Kamins T，Chan M.Device electronics for integrated circuitss［M］.3rd ed.New York：John Wiley ＆Sons，2003.

［12］ Toh K，Ko P，Meyer R.An engineering model for shortchannel MOS devices［J］.IEEE Journal of Solid－State Circuits，1988，23（4）：950－958.

［13］ Takeuchi K，Fukuma M.Effects of the velocity saturated region on MOFET characteristics［J］.IEEE Transactions on Electron Devices，1994，41（9）：1545－1552.

［14］ Chen K，Wann H，Dunster J，et al.MOSFET carrier mobility model based on gate oxide thickness threshold and gate voltages［J］.Solid－State Electronics，1996，39（10）：1515－1518.

［15］ Chen K，Hu C，Fang P，et al.Predicting CMOS speed with gate oxide and voltage scaling and interconnect loading effects［J］.IEEE Transactions on Electron Devices，1997，40（11）：1951－1957.