寬帶鎖相頻率合成器設計＊

張子軒，彭 浩，湯佶凡

（電子科技大學，四川 成都611731）

0 引言

頻率合成器是現代電子系統的重要組成部分，被人們稱為電子系統的“心臟”。在通信、雷達和導航等設備中，頻率合成器既為通信發射端中的調制器提供載頻信號，又為通信接收端的混頻器提供本振信號；在電子對抗設備中，它可以作為干擾信號發生器。頻率合成器的性能直接影響整個通信系統或者雷達系統的整體性能，系統對頻率源的性能如輸出頻率帶寬、相位噪聲、雜散抑制、頻率步進等有著越來越高的要求。

通常頻率合成分為鎖相環頻率合成（PLL）和直接數字合成（DDS）兩種。其中鎖相環電路輸出頻率高、相位噪聲好，其缺點是頻率分辨率低、頻率跳變時間較長。而DDS有極好的頻率分辨率、高速的頻率切換時間、很好的相位噪聲，但它輸出頻率較低、雜散信號較多。

1 頻率合成方案的分析

本文設計的頻率合成器給某末制導雷達提供本振信號源。其主要技術指標要求為：輸出頻率范圍4.3～7.8GHz；頻率步進10MHz；相位噪聲優于-80dBc／Hz＠100kHz，雜散優于-60dBc。

1.1 設計分析及器件選擇

系統輸出頻率要求達到了最高7.8GHz，且帶寬達到了3.5GHz。當前主流DDS 芯片輸出頻率均在1GHz以下。如果采用DDS頻率合成技術則需要經過多次倍頻才能達到輸出的頻率波段和頻率帶寬，多級倍頻電路大大增加了電路的復雜性，倍頻過程也會產生更多難以處理的雜散信號。故本文采用鎖相環頻率合成技術來實現寬帶頻率源的設計。

鎖相環的原理框圖如圖1所示。利用高穩定度低噪聲的晶振作為參考信號，參考信號經參考分頻器R分頻后進入鑒相器中作為一路鑒相信號fr，壓控振蕩器（VCO）輸出的信號經N 分頻后送入鑒相器中作為另一路鑒相信號fd。鑒相器的輸出反映兩路鑒相信號相位誤差特性的電流序列脈沖信號，該信號經過環路濾波器后作為壓控振蕩器的調諧電壓輸入，控制壓控振蕩器輸出相應的頻率信號，該頻率信號經過鎖相環路的閉環控制后，頻率鎖定，經過濾波放大電路得到最終頻率輸出。

鎖相環輸出信號頻率：fOUT＝Nfd，只要改變分頻比N，即可輸出不同頻率。

圖1 鎖相環原理框圖

由于輸出頻率范圍大，芯片需選擇該頻段的寬帶鎖相頻率合成芯片和寬帶VCO 芯片。鎖相頻率合成芯片選擇ADI公司的ADF41020，其RF 輸入端頻率范圍4～18GHz。VCO 采用Hittite公司的寬帶VCO芯片HMC586，頻 率 范 圍4 ～8GHz。晶 振 采 用100MHz高穩定低噪聲晶振。

1.2 噪聲分析

系統要求頻率步進10MHz。ADF41020 芯片中內置了一個四預分頻器，因此鑒相頻率選擇2.5MHz。當輸出頻率范圍內最高頻點為7.8GHz時，此時分頻比為N＝3120。參考晶振相噪惡化20lgN＝70dB。

環路帶寬內相位噪聲計算公式：

式中，PN1Hz為1Hz 帶寬內鑒相器基底噪聲。ADF41020基底噪聲為-221dBc／Hz。

根據上述公式，在頻率輸出7.8GHz，N＝3120，鑒相頻率2.5MHz時，計算得出理論上環路帶寬內最差相位噪聲為-87dBc／Hz。在環路帶寬內滿足系統對相位噪聲的要求。

2 頻率合成器設計與實現

2.1 頻率合成芯片ADF41020

ADF41020由低噪聲數字鑒頻鑒相器（PFD）、精密電荷泵、可編程參考分頻器和高頻可編程反饋分頻器（A、B和P）組成。該芯片與一個外部環路濾波器和壓控振蕩器一起使用，則可以實現完整的鎖相環。ADF41020 使用雙預分頻器的方法來實現高達18GHz的工作頻率。第一個預分頻器是一個固定的4分頻模塊。第二個預分頻器將4 分頻輸出作為其輸入，實現雙模預分頻器（P／P＋1），從而通過固定的預分頻器達到更精細的頻率分辨率。與計數器A 和B一起，實現大分頻比N，N＝4（BP＋A）。

ADF41020數字部分包括一個24位輸入移位寄存器、一個14位R 計數器和一個19位N 計數器（由6位A 計數器和13位B 計數器組成）。ADF41020 具有一個簡易的SPI兼容型串行接口，用于將數據寫入器件，在CLK、DATA 和LE 控制數據傳輸。在CLK每個上升沿將24位數據逐位寫入對應輸入寄存器，當LE變為高電平時，數據波傳輸至對應的鎖存器。

ADF41020通過芯片的數字串口接口對內部寄存器進行預置和改變，從而可獲得不同的輸出頻率。以輸出頻率為6.0GHz時為例，各鎖存器的具體值如表1所示。

表1 輸出6.0GHz時各鎖存器配置圖

2.2 環路濾波器設計

環路濾波器的設計是鎖相環設計中的重要環節。一方面它能夠濾除鑒相器產生的高頻成分以及輸出波紋，抑制帶外噪聲，取出平均分量去控制VCO 的輸出信號頻率等；另一方面它也是鎖相環調節電路的一個重要參數，決定了鎖相環的雜散抑制、相位噪聲、環路穩定性、鎖定時間以及捷變時間等重要的環路參數。

常見的環路濾波器可分為有源和無源兩種。無源環路濾波器輸出電壓不能超過集成鑒相器電源電壓，只能驅動工作電壓在集成鑒相器電源電壓以下的VCO。在寬帶PLL頻率源中，VCO 通常采用高電壓調諧VCO，要求VCO 調諧電壓范圍通常比PLL 的電荷泵輸出電壓范圍更寬，這種情況下只能采用有源環路濾波器。本設計中，VCO 選擇采用Hittite公司的寬帶VCO 芯片HMC586，在系統輸出頻率上限7.8GHz時對應的VCO 控制電壓達到了13V。故本設計中采用由軌對軌運放芯片OPA211AID 和電容、電阻構成的有源環路濾波器。

電容、電阻參數的設計首先需要確定環路帶寬和相位裕量。環路帶寬的選擇對環路的噪聲和雜散有較大影響。當環路帶寬較窄時，鎖相環路的噪聲和雜散，特別是雜散能夠得到很大的抑制，但是會增大環路的鎖定時間；環路帶寬太大，相位噪聲和雜散增加，環路鎖定時間變小。本設計中為了追求更好的相躁性能，環路帶寬選定為50kHz。相位裕量主要決定整個鎖相環系統的穩定度。通常為環路濾波器選擇一個40°～55°的值。相位裕量越大，PLL 的穩定性越好，但是它的鎖相時間會變長。本設計中相位裕量選擇為50°。

采用ADI公司提供的鎖相環電路配套設計軟件ADIsimPLL可以很方便地對環路濾波器的參數進行設計。在ADIsimPLL 中設置頻率范圍為4.3～7.8GHz，頻率步進10MHz，鑒相頻率2.5MHz，環路帶寬設置為50kHz，相位裕度為50°的條件下利用軟件計算并取相近值，得到環路濾波器仿真原理圖如圖2所示，其中R2＝430Ω，R3＝1kΩ，C2＝27nF，C3＝910pF，C4＝1.2nF。

圖2 環路濾波器設計原理圖

輸出6.0GHz時的相位噪聲特性和雜散泄露仿真結果如圖3（a）與（b）所示。

圖3 輸出6.0GHz時的仿真結果

2.3 電磁兼容設計

本設計實物電路采用微波印制板電路結構，整個電路放置在鋁制腔體中，確保良好的電磁屏蔽。為了加強鎖相環電路的抗噪性能，PCB板上的每個芯片的電源引腳處都放置了去耦電容以提高電源的穩定性，減少電源紋波干擾。同時整塊電路板上采用多點大面積敷銅接地，以提高PCB板的電磁兼容性能。

3 測試結果

通過頻譜儀對輸出信號進行分析，輸出頻率在6.0GHz時，相位噪聲在-90dBc／Hz＠100kHz，雜散抑制-60dBc。輸出頻率在7.8GHz時，相位噪聲在-80dBc／Hz＠100kHz，雜散抑制-63dBc。

4 結束語

從測試結果看，本文設計的4.3～7.8GHz鎖相頻率合成器滿足系統指標。該頻率合成器具有輸出頻帶寬，輸出雜散低，相位噪聲性能優良等特點，能夠廣泛應用于雷達系統中，具有較高的工程應用價值。目前頻率合成技術已經相當成熟，要想進一步提高指標只有采用新型器件，并在工藝和結構上綜合考慮，提高整個模塊的電磁兼容特性。■

［1］張厥盛，鄭繼禹，萬心平.鎖相技術［M］.西安：西安電子科技大學出版社，2003.

［2］李志堅.微波數字鎖相頻率合成器［J］.航天電子對抗，1993（1）：24-28.

［3］姚國國，李寶森.寬帶頻率源研究與設計［J］.電子科技，2012，25（4）：104-111.

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