基于LVDS與以太網數據傳輸模塊設計

何少恒 ，王紅亮

（1.中北大學 儀器科學與動態測試教育部重點實驗室，太原 030051；2.電子測試技術國家重點實驗室，太原 030051）

在航天現場檢測中，數字量變換器測試臺需要對多臺遙測數字量變換器進行實時檢測。這就需要測試臺提供多通道的數據發送、接收接口電路，而LVDS以低壓、差分、抗干擾等特點，適用于多路數據傳輸接口電路。以太網作為計算機的通用接口，越來越多應用于同微控制系統進行通信。如果利用FPGA的資源實現TCP/IP網絡通信協議，開發難度大且占用FPGA大量資源，選用內部固化有TCP/IP協議核的W5300芯片，在UDP協議基礎上[1]，可以可靠實現網絡數據在FPGA控制系統與計算機之間傳輸。

1 系統的硬件構成

本文設計的LVDS和以太網接口數據傳輸模塊結構框圖如圖1所示。該傳輸模塊主要由W5300以太網通信模塊、FPGA主控模塊以及LVDS通信模塊3大模塊組成。數據傳輸之前，FPGA主控模塊對W5300進行初始化，并啟動發送數據包進程與接收數據包進程監測端口數據。數據下發時，上位機經網口發送數據至 W5300芯片，W5300接收數據后按協議將數據打包，FPGA發送數據包進程檢測到下發數據后，把數據傳送到解析命令邏輯塊，解析命令邏輯主要根據數據包中包含的ID號信息，把命令緩存到對應不同LVDS通道的FIFO中，最終數據發送給遙測設備。同時，遙測設備可以回傳數據至上位機，回傳數據經LVDS通道，在接收FIFO緩存并重新編幀，接收數據包進程將編幀后的數據打包，并傳至W5300的協議內核，最終數據上傳計算機。

圖1 系統結構Fig.1 Block diagram of the system

圖2 W5300外圍部分電路Fig.2 W5300 peripheral part of the circuit

1.1 W5300芯片電路設計

如圖2所示為W5300外圍部分電路圖。由于主機接口管理、TCP/IP內核、寄存器管理所需時鐘頻率為150 MHz，所以將外部電路中25 MHz時鐘源CR1經過PLL（鎖相環）6倍頻，建立 150 MHz的時鐘信號[2]。同時，為保證信號的完整性，采用網絡變壓器T1-6T增強差分信號的驅動能力。FPGA通過主機接口，訪問W5300的功能寄存器，完成對W5300的初始化配置，W5300內部固化的TCP/IP協議核，在不需要主機的干預下，內部處理所有的通信協議，極大地減輕了FPGA的工作負荷。

1.2 LVDS電路設計

LVDS通信模塊采用DS92LV1023芯片，其能夠實現400～660 Mb/s高速的半雙工的板間通信。DS92LV1023內部電路結構把10 bit的并行數據轉換為單端差分的高速串行數據流[3]，電路結構圖如圖3（a）所示串化器與解串器。

圖3 DS92LV1023芯片結構圖及外圍電路Fig.3 DS92LV1023 chip and peripheral circuit diagram

圖3（b）所示為LVDS硬件接口電路與驅動器，DS92LV1023芯片輸入并行10位數據，1路TCLK時鐘信號。時鐘頻率為40～66 MHz的單端10位并行數據可以串化為1對低壓差分信號D+、D-，數據傳輸速率400～660 Mb/s，滿足以太網傳輸帶寬。DS92LV1024芯片內部解串器還原回并行數據與時鐘，供FPGA處理。實際應用時，信號源設備與接口板通過電纜連接。CLC001芯片在串行數字信號傳輸中用于驅動電纜，增加數字信號SDO+、SDO-的驅動能力，最高速率可達622 Mb/s。

2 FPGA對W5300的控制

FPGA對W5300控制主要有初始化W5300寄存器以及控制W5300數據收發。

2.1 FPGA對W5300寄存器的初始化

W5300的初始化分為3個步驟：主機接口設置、網絡信息設置和內部TX/RX存儲器分配。

設置主機為中斷模式，其中設置網絡信息包含SHAR、GAS、SBUR等需要訪問的寄存器有31個。表1所示為配置W5300部分寄存器的值與寄存器作用。利用FPGA內部RAM資源，把需要訪問的寄存器地址和數據放入RAM中[4]。FPGA上電之后，通過讀RAM中的地址 （W5300的寄存器地址）、數據（寫入W5300寄存器的數據），快速完成初始化W5300。

表1 W5300部分寄存器的值Tab.1 Value section of the W5300’s register

2.2 W5300的收發數據模式

W5300的寄存器初始化完成之后，W5300的模式寄存器被設置為UDP協議模式，UDP發送和接收數據不需要建立SOCKET連接，只需要打開數據端口[5]。

W5300的TX/RX FIFO進入收發數據之前需讀取一些寄存器狀態信息。如圖4所示為FPGA讀、寫W5300存儲器流程。發送數據包進程發送數據的流程：首先，讀取RX_RSR2（RX接收數據字節長度寄存器），FPGA檢測端口內部RX存儲器數據的字節長度。然后FPGA通過端口RX_FIFOR來讀取內部RX存儲器中上位機發送給8通道的命令包 （這個命令包包含包信息與數據包：4字節目的IP地址，2字節目的端口號，2字節的數據包尺寸，數據包），FPGA只選擇接收數據包，把其它包丟掉，有效數據傳輸的效率可以達到20%。

圖4 FPGA讀、寫W5300存儲器的流程Fig.4 FPGA read write W5300 memory processes

接收數據包進程回傳數據的流程：FPGA首先檢測TX_FSR的值，如果發送的字節數小于或等于TX_FSR的值就向W5300寫入數據；然后通過TX_FIFOR向TX存儲器寫入回傳數據，為了提高數據回傳的效率，設置TX_WRSR寄存器的值為130，一次回傳的數據包大小為260字節。程序再去檢測RX_RSR2狀態信息，有命令就接收命令，否則，就回傳數據。

3 LVDS數據緩存與轉換

如圖5所示發送數據進程解析W5300協議包中數據，其中有效數據的數據包大小為4字節。4字節的命令數據結構如表2所示。數據包中的地址域表示遙測設備中定義的實現特定功能的寄存器，數據包中的命令域表示寫入地址寄存器的操作命令。

表2 命令數據結構Tab.2 Data structure of the command

數據包數據的高8位每一位置1表示對8個LVDS通道的其中1個通道選擇，如圖5（a）所示。8個FIFO作為W5300協議層的數據向LVDS接口傳輸的數據緩存區。 如圖 5（b）所示（為 5（a）的局部放大圖）fifo_wr_en表示對LVDS通道的選擇：01表示選擇第1個LVDS通道，02表示選擇第2個LVDS通道，128表示選擇第8個LVDS通道。W5300數據包分時發送到各個LVDS通道，DS92LV1023芯片把并行的8 bit數據串化為差分信號。

圖5 LVDS通道數據緩存仿真圖及局部放大Fig.5 LVDS channel data cache simulation diagram and partial enlargement

4 Chipscope捕獲數據

如圖6所示利用ISE自帶邏輯分析軟件chipscope捕獲的數據。data_FSM_FFd表示對LVDS通道數據編幀的幀計數，data_FSM_FFd=1，“AABB”表示每幀數據的幀頭；data_FSM_FFd=0，“EB90”表示每幀數據的幀結束；每幀數據有20字節，其余的數據為有效數據。channel_rd_en表示選擇8通道數據中的一路數據傳輸，“01、02”分別表示選擇第一路LVDS通道數據、第二路LVDS通道數據（在圖中對應的數據分別為“CED7”、“CFD8”），8 個數據通道可以分時地發送數據；W5300接收到數據幀之后，13幀數據組成一包數據，通過TCP/IP協議層傳輸至計算機。

圖6 Chipscope捕獲編幀數據Fig.6 Chipscope capture frame data

5 結語

由于W5300芯片內部固化UDP協議核，減輕FPGA硬件處理UDP協議的負擔；FPGA主機只用實時監測W5300的讀寫寄存器的狀態，來啟動讀、寫進程。這樣上位機發送的命令數據在經過UDP協議核解析為用戶數據，用戶數據經過命令邏輯塊按照用戶自定義的協議格式，發送到LVDS通道，實現數據網絡協議層到用戶定義的協議層數據的傳輸。多個LVDS通道可以同時控制多臺遙測設備進行工作。LVDS傳輸速率最高為660 Mb/s，為前端以太網傳輸提供寬余的帶寬，為后續開發千兆以太網口也提供余量。

[1]來爽，慕德俊.UDP協議在嵌入式系統中的應用[J].機電一體化，2008，14（6）：32-34，41.

[2]高性能internet連接解決方案W5300 version1.1.1[Z].WIZnet Co.Inc，2008.

[3]DS92LV1023/DS92LV1224 10-Bit Bus LVDS SER/DES 40-66 MHz.pdf（DS92LV1023/DS92LV1224 datasheet）[Z]，2013.

[4]侯伯亨.VHDL硬件描述語言與數字邏輯電路設計[M].西安：西安電子科技大學出版社，2009.

[5]邵華，劉亞斌，徐志躍.實時高速LVDS串行數據采集系統的設計[J].計算機測量與控制，2008，16（3）：424-426.