高速大容量存儲電路板的信號性能分析研究

摘 要： 針對高速電路的PCB設(shè)計中拓?fù)浣Y(jié)構(gòu)產(chǎn)生的信號完整性問題，以TI8168芯片與高速多片DDR3的互聯(lián)為背景，通過分析高速電路板中的總線拓?fù)浣Y(jié)構(gòu)，研究高速電路板的布線原理和信號完整性理論，提出一種T型與Fly?by相結(jié)合的拓?fù)浣Y(jié)構(gòu)和信號反射控制方法，采用Cadence軟件中的SigXplorer軟件進(jìn)行仿真。結(jié)果表明，這種拓?fù)浣Y(jié)構(gòu)既解決了Fly?by結(jié)構(gòu)中接收端信號的時延和實際布線困難的問題，又優(yōu)化了T型拓?fù)渲卸嗥珼DR3接收端端接的復(fù)雜問題，有效地消除了信號的延時和反射，從而保證了信號的完整性。

關(guān)鍵字： 信號完整性； 拓?fù)浣Y(jié)構(gòu)； 信號反射； 端接； 時延

中圖分類號： TN802?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2015）13?0137?04

Abstract： Since the topology of PCB design generates signal integrity problem in high?speed transferring circuit， on the basis of interconnection of TI8168 chip and high?speed multi?chip DDR3， wire arrangement principle and signal integrity theory of high?speed transferring circuit board are studied by analyzing the bus topology in high?speed transferring circuit board. Signal reflection control method and the combined topology of T?type and Fly?by are proposed. The topology is simulated by using SigXplorer software in Cadence. Simulation results show that the topology can solve signal delay in receiving terminal and actual wire arrangement difficulty in Fly?by topology， and optimize the complex problem of terminal joint in multi?chip DDR3 receiving terminal in T?type topology. Signal delay and reflection are eliminated effectively， and signal integrity is ensured.

Keywords： signal integrity； topology； signal reflection； terminal joint； time delay

0 引 言

由于信息時代的飛速發(fā)展，高速電路的設(shè)計也受到了人們的重視。第三代雙倍速率同步動態(tài)隨機(jī)存儲器（Double Data Rate?Ⅲ，DDR3） 能夠支持800～1 600 Mb/s的數(shù)據(jù)傳輸，具有高速、高寬帶的特性，被廣泛地應(yīng)用于當(dāng)前的高速電路板中。

為了保證信號完整性，對主芯片與內(nèi)存芯片的互聯(lián)設(shè)計尤為嚴(yán)格。互聯(lián)設(shè)計中，因為拓?fù)浣Y(jié)構(gòu)影響信號完整性[1?4]的因素有反射、串?dāng)_和時序等[5?7]。JESD79?3C規(guī)范建議主芯片與內(nèi)存芯片DDR3之間應(yīng)采用菊花鏈?zhǔn)降耐負(fù)浣Y(jié)構(gòu)[8]，使拓?fù)涞玫胶喕且肓藭r延和端接等問題。之后，采用改進(jìn)的菊花鏈結(jié)構(gòu)，即理想的Fly?by結(jié)構(gòu)，仿真得到理想的信號波形，但是在實際布線中，此結(jié)構(gòu)不僅有一定的時延，而且布線不易實現(xiàn)。而T型拓?fù)潆m解決了時延問題，其結(jié)構(gòu)過于單一，端接方式有局限性，不能有效地抑制信號的反射，影響信號完整性。

本文針對高速印刷電路板（Printed Circuit Board，PCB）設(shè)計中存在的拓?fù)浣Y(jié)構(gòu)的設(shè)計問題，通過研究PCB布線中的約束規(guī)則和拓?fù)浣Y(jié)構(gòu)，量化分析TI8168和多片DDR3的拓?fù)浞抡鎱?shù)，設(shè)計了一種T型與Fly?by相結(jié)合的拓?fù)浣Y(jié)構(gòu)和端接設(shè)計方法，對此結(jié)構(gòu)進(jìn)行了仿真研究，得到了較為理想的信號波形，進(jìn)而保證信號完整性，為高速PCB電路板的布線提供了可行的設(shè)計方案。

1 高速電路板設(shè)計的理論依據(jù)

高速電路的設(shè)計理論主要表現(xiàn)在拓?fù)浣Y(jié)構(gòu)、約束條件和信號的端接等方面。

1.1 布線的約束條件與拓?fù)浣Y(jié)構(gòu)

高速電路PCB的布線約束條件很大程度地影響著信號的完整性。約束規(guī)則一般包括：PCB板材料和層疊結(jié)構(gòu)的選擇、線寬、線距、拓?fù)浣Y(jié)構(gòu)的約束等，并將這些約束規(guī)則分配到各類net group上，在高速布線時，必須對這些約束規(guī)則進(jìn)行參數(shù)設(shè)計，目的是消除信號的反射、串?dāng)_等影響信號完整性的因素。

影響信號完整性的另一個很重要的因素就是拓?fù)浣Y(jié)構(gòu)的選擇與設(shè)計。目前，工程中常用的拓?fù)浣Y(jié)構(gòu)如圖1所示。圖1（a）為T形分支拓?fù)浣Y(jié)構(gòu)，要求T形分支的每個臂長相等，一般用于兩片DDR3電路，端接方式為源端串聯(lián)，此端接方式對于抑制接收端信號不如并聯(lián)端接，且在多片電路設(shè)計時復(fù)雜，所以一般布線時不采用T型拓?fù)洹D1（b）為Fly?by拓?fù)浣Y(jié)構(gòu)，一般用于一個芯片驅(qū)動多個負(fù)載時，易于實現(xiàn)，布線簡單，可改善DDR3的地址、時鐘、控制等信號的傳輸質(zhì)量。但在實際工程中，拓?fù)浣Y(jié)構(gòu)的選擇需要根據(jù)實際需求和芯片的數(shù)據(jù)手冊進(jìn)行設(shè)計。

1.2 信號的端接

由于互聯(lián)線中的阻抗發(fā)生突變，存在阻抗不連續(xù)的點，在該點處信號就會發(fā)生反射，反射問題是影響信號完整性的又一個主要因素。在工程應(yīng)用中，消除反射最有效的方法就是對傳輸線進(jìn)行匹配端接，其端接的方法有：串聯(lián)端接和并聯(lián)端接[9]。所謂串聯(lián)端接，是指使源阻抗與傳輸線阻抗匹配；并聯(lián)端接則是指使負(fù)載阻抗與傳輸線阻抗匹配。為了簡化電路設(shè)計并保證信號波形，一般采用接收端并聯(lián)端接。并聯(lián)端接的主要方式如圖2所示。不同的高速電路設(shè)計根據(jù)所需要的信號波形選擇不同的端接方式。

由于傳輸線的特性阻抗與負(fù)載相匹配，所以對于圖2（a）和圖2（b），其端接電阻值滿足公式[9]（1）：

[R1=Z0] （1）

而圖2（c）中，其端接電阻滿足公式[9]（2）。

[R1∥R2=Z0] （2）

式中[Z0]為傳輸線的特性阻抗。

2 高速DDR3布線拓?fù)浣Y(jié)構(gòu)的設(shè)計原理

根據(jù)1.1小節(jié)中提到的拓?fù)浣Y(jié)構(gòu)，本文基于自主設(shè)計的高速多路的圖像采集處理系統(tǒng)，選用TI公司主頻為1 GHz的8168芯片和4片16位的DDR3芯片。在高速互聯(lián)中，理論上DDR3的互聯(lián)應(yīng)采用Fly?by拓?fù)浣Y(jié)構(gòu)，但是由于空間大小的限制，要達(dá)到Fly?by的拓?fù)浣Y(jié)構(gòu)要求不易實現(xiàn)，因此本文提出了將T型拓?fù)浜虵ly?by拓?fù)湎嘟Y(jié)合的形式，拓?fù)涞睦碚摻Y(jié)構(gòu)如圖3所示，從圖中可以看出，TI8168所控制的DDR3芯片分為兩組，DDR3?1和DDR3?2組成兩片的T型結(jié)構(gòu)，DDR3?1、DDR3?3和DDR3?2、DDR3?4分別組成Fly?by的拓?fù)浣Y(jié)構(gòu)，DDR3?1和DDR3?2的地址線與控制線相同，DDR3?1的數(shù)據(jù)線與DDR3?3的數(shù)據(jù)線相同，為高16位，而DDR3?3與DDR3?4的地址線與控制線相同，DDR3?2的數(shù)據(jù)線與DDR3?4的數(shù)據(jù)線相同，為低16位。

3 高速DDR3拓?fù)浣Y(jié)構(gòu)的參數(shù)設(shè)計與仿真

由于地址線、控制線和數(shù)據(jù)線規(guī)則比較類似，在此，選擇地址線的網(wǎng)絡(luò)進(jìn)行仿真。使用芯片的IBIS模型對Fly?by拓?fù)浜蚑型與Fly?by結(jié)合的拓?fù)溥M(jìn)行仿真，仿真參數(shù)見表1。傳輸線類型為微帶線，板子材料為FR?4，信號的傳輸速率由公式（3）計算得出[9]。仿真軟件采用Cadence軟件中的SigXplorer軟件[10]。

[VP=cμrεr] （3）

式中：[c=3×108 m/s；][μr=1；][εr=4.5，]求得[VP=][5 560 mil/ns]。

3.1 理想的Fly?by拓?fù)浣Y(jié)構(gòu)仿真

Fly?by拓?fù)浣Y(jié)構(gòu)如圖4所示，仿真的波形如圖5所示。

從圖4與圖5中，對比IN8和IN11可以看出，F(xiàn)ly?by拓?fù)浣Y(jié)構(gòu)的接收端的信號離主芯片越遠(yuǎn)則信號越趨于理想方波，這是由于越遠(yuǎn)則反射不明顯。信號的仿真結(jié)果如表2所示，此拓?fù)浣Y(jié)構(gòu)的噪聲容限足夠大，但是信號存在時延且有信號反射問題。另外由于用戶需求一種具有傳輸速率高、板子尺寸小、信號質(zhì)量好等優(yōu)點的PCB開發(fā)板，而且TI8168芯片管腳有1 031個，在實際的工程應(yīng)用中，此種拓?fù)浣Y(jié)構(gòu)難以實現(xiàn)。

3.2 T型與Fly?by結(jié)合的拓?fù)浣Y(jié)構(gòu)仿真

T型與Fly?by結(jié)合的拓?fù)浣Y(jié)構(gòu)的仿真如圖6所示，從總體可以看出，該結(jié)構(gòu)為T型，從T型的分支來看，是Fly?by拓?fù)浣Y(jié)構(gòu)。其仿真的波形如圖7所示。

比較圖5和圖7，圖7接收端信號的時延問題得到了改善，其中IN8與IN9的接收端的信號在理論上時延相差為0，其仿真的信號曲線重合，同理IN10與IN11接收端的信號曲線也重合。信號的仿真結(jié)果如表3所示，由于信號存在反射，所以其噪聲容限為負(fù)數(shù)，難以進(jìn)行高低電平的判決，所以會出現(xiàn)判決的模糊區(qū)域，因此需要考慮信號的反射以及端接問題。

3.3 具有端接的Fly?by拓?fù)浣Y(jié)構(gòu)的仿真

為了改善信號的反射，根據(jù)板材和仿真參數(shù)，設(shè)置端接電阻[R1]為50 Ω，根據(jù)TI8168的數(shù)據(jù)手冊要求，上拉電壓為0.75 V，其仿真模型如圖8所示，仿真結(jié)果的波形如圖9所示。

比較圖5、圖7和圖9，圖9信號臺階消失，并且振鈴也得到了改善，由于圖9的端接電阻與傳輸線的特性阻抗相匹配，信號的反射得到有效抑制。仿真數(shù)據(jù)如表4所示，由于端接電阻的關(guān)系，其負(fù)載功耗增大，拉低電平，信號的幅度也相對減少，從而導(dǎo)致信號的噪聲容限減小，雖然通過犧牲噪聲容限提高了信號的傳輸質(zhì)量，但是在不影響信號判決門限的條件下，該結(jié)構(gòu)很好地滿足了信號完整性的要求，但是末端的信號延時較大。

3.4 具有端接的T型與Fly?by結(jié)合的拓?fù)浣Y(jié)構(gòu)仿真

設(shè)置端接電阻[R1]和[R2]為50 Ω，根據(jù)TI8168的數(shù)據(jù)手冊要求，上拉電壓為0.75 V，其仿真模型如圖10所示，仿真結(jié)果的波形如圖11所示。

比較圖9和圖11，圖11信號波形的時延得到了改善，仿真數(shù)據(jù)如表5所示，接收端IN9、IN10和IN11相對于表4的時延數(shù)據(jù)明顯減小。比較圖7和圖11，圖7由于端接電阻的關(guān)系，信號的高低電平差減少，噪聲容限減小，但不影響信號的傳輸，而圖11中，端接電阻與傳輸線的特性阻抗相匹配，信號的反射得到有效抑制，保證了信號完整性。

4 結(jié) 語

針對目前高速電路板設(shè)計中存在的信號完整性的問題，本文以自主的高速電路板TI 8168芯片與DDR3芯片的互聯(lián)為例，進(jìn)行了高速電路板的地址總線拓?fù)浣Y(jié)構(gòu)的設(shè)計與分析。通過研究該高速電路板中總線拓?fù)浣Y(jié)構(gòu)的理論，設(shè)計出一種適用于工程應(yīng)用的總線拓?fù)浣Y(jié)構(gòu)。基于芯片的IBIS模型，使用SigXplorer軟件進(jìn)行仿真，仿真結(jié)果表明這種拓?fù)浣Y(jié)構(gòu)既解決了Fly?by結(jié)構(gòu)中接收端信號的時延和實際布線困難的問題，又優(yōu)化了T型拓?fù)渲卸嗥珼DR3接收端端接的復(fù)雜問題，有效地消除了信號的延時和反射，從而保證了信號的完整性，可以用于實際工程布線，為高速多片DDR3電路板布線提供實際的應(yīng)用參考。

參考文獻(xiàn)

[1] ZHOU Xiquan， HUI Pengfei， MIAO Fengjuan， et al. High?speed signal transmission on signal integrity analysis [C]// Proceeding of 2010 the 3rd IEEE International Conference on Future Biomedical Information Engineering. Qiqihar： IEEE， 2010： 240?242.

[2] CHEN Xueping. Analysis and application for integrity of PCB signal [C]// 2010 IEEE International Conference on Information and Financial Engineering. Chongqing： IEEE， 2010： 328?331.

[3] EUDES T， RAVELO B， LACREVAZ T， et al. Fast estimation of high?speed signal integrity for coupled PCB interconnects [C]// 2013 the 17th IEEE Workshop on Signal and Power Integrity. [S.l.]： IEEE， 2013： 1?4.

[4] SHANG E T M， LEE S C， SEBASTIAN P. Signal integrity analysis for high speed digital circuit [C]// 2010 IEEE International Conference on Intelligent and Advanced Systems . Kuala Lumpur： IEEE， 2010：1?6.

[5] 王娟，楊明武.傳輸線上反射與串?dāng)_的仿真分析[J].合肥工業(yè)大學(xué)學(xué)報：自然科學(xué)版，2012，35（2）：197?200.

[6] 楊華，陳少昌，朱鳳波.高速數(shù)字電路PCB中串?dāng)_問題的研究與仿真[J].電光與控制，2012，19（3）：90?94.

[7] 張超，余綜.基于DDR3系統(tǒng)互聯(lián)的信號完整性設(shè)計[J].計算機(jī)工程與設(shè)計，2013，34（2）：616?622.

[8] JEDEC. DDR3 SDRAM specification： JESD79?3C [S]. Arlington： JEDEC， 2008?11?15.

[9] 于爭.信號完整性揭秘[M].北京：機(jī)械工業(yè)出版社，2013.

[10] 周潤景，蘇良昱.Cadence高速電路板設(shè)計與仿真：信號完整性與電源完整性仿真[M].北京：電子工業(yè)出版社，2011.