納衛星星載發射機的設計與實現

摘 要： 以納衛星研究項目為背景，設計和實現了適用于納衛星的新型發射機。該發射機具有功耗低、重量輕、體積小、靈活性高等特點。根據指標要求，理論計算發射功率要求，研究發射機的結構，并詳細討論芯片選型。星載發射機的基帶處理部分由現場可編程門陣列（FPGA）實現，完成信道編碼、擴頻、BPSK調制；輸出采樣經過數/模轉換、濾波網絡、正交調制、功率放大、功率分配等模塊后，通過天線輻射出去。設計了FPGA軟件，完成外部使能檢測、芯片在線配置和BPSK調制。在一塊印制電路板上實現發射機設計，最后通過實際地面測試，功耗約為2.5 W，重量約為16 g，尺寸為80 mm×38 mm×15 mm，發射功率為24 dBm，表明設計結果滿足尺寸、重量、發射功率等指標要求。

關鍵詞： 納衛星； 發射機； 擴頻； FPGA； BPSK

中圖分類號： TN836?34 文獻標識碼： A 文章編號： 1004?373X（2015）07?0064?05

0 引 言

納衛星（Nano?satellite）是以微機電系統（MEMS）技術為基礎的一種全新概念的微小衛星，質量在10 kg以下，1 kg以上[1?2]。與大衛星相比，納衛星具有集成度高、體積小、質量輕、功耗低、研制周期短、成本低、機動性強等特點。通過分散式的星座結構組網，納衛星可以實現甚至超越一顆大衛星的功能，并且能以較低的成本實現衛星搭載和空間新技術演示等科學實驗項目[3]。因此納衛星在科學研究和商業應用領域都將發揮重要作用。

本文研究目標納衛星總體重量約為2 kg，其本體結構為20 cm×20 cm×20 cm的立方體。整個納衛星由通信系統、計算機控制系統、電源系統、姿測與姿控系統、空間相機和有效載荷等部分組成。衛星表面安裝有太陽能電池、天線和相機鏡頭等設備。

在納衛星中，通信系統主要負責納衛星與地面的信息交互工作。星載發射機作為通信系統中不可或缺的一部分，其設計原則不同于傳統衛星發射機，受到了功耗、體積和重量等技術指標的嚴格限制。同時，限于納衛星的自身條件，星載發射機必須在滿足數據傳輸速率和發射功率要求的前提下，盡可能地減小體積和降低功耗。本文根據納衛星的特點，設計了一種新型星載通信發射機，并在地面試驗中驗證了其功能和性能指標。

1 星載發射機技術指標及發射功率設計

星載發射機主要完成納衛星下行數據的發送。根據國際相關微小衛星設計慣例，發射機載波頻段為2 200～2 400 MHz，擬采用的載波頻率為2 323 MHz。發射機待傳送的數據包括圖像數據和衛星狀態數據，數據速率設計指標為1 024 b/s。待發送數據經過擴頻、BPSK調制上變頻后通過天線輻射出去；要求接收端的誤碼率低于[10-6]。

根據以上星載發射機的各項技術指標，下面對發射功率進行論證。

1.1 星載發射機發射功率的確定

為保證接收機能正確接收和解調納衛星發送的BPSK信號，星載發射機的最小發射功率可以表示為：

[PT=LP-GR+LF+Pmin] （1）

式中：[LP]為信號在自由空間中的路徑損耗；[GR]為接收天線增益；[LF]為饋線及其他損耗；[Pmin]為接收機的靈敏度。對于信號的路徑損耗[LP]可以計算為：

[LP=32.4+20log（f）+20log（d）] （2）

式中：[f]為發射機發送的載波頻率，單位為MHz；[d]為發射機到地面接收機的空間距離，單位為km。本設計中納衛星到地面站的測控距離為1 877 km，載波頻率為2 323 MHz，代入式（2）中可得[LP=165.2]dB。

設接收天線增益[GR=30]dB，饋線及其他損耗[LF=]5 dB。分析接收機的靈敏度[Pmin。]由于星載發射機采用了擴頻調制，地面擴頻接收機靈敏度可以計算為：

[Pmin=NF+kT0BRF+（EbNo）min-PG] （3）

式中：[NF]為接收機的噪聲系數；[k=1.38×10-23 ]J/K為波爾茲曼常數；[T0]為接收機端的絕對溫度，設為室溫293 K；[BRF]為射頻信號帶寬；[（EbNo）min]為接收機允許的最小信噪比；[PG]為擴頻系統的處理增益。

本文所設計的星載發射機采用直接序列擴頻（DSSS），根升余弦滾降濾波，再通過雙相移位鍵控（BPSK）對載波進行調制。原始數據速率為1 024 b/s，擴頻碼速率為1.023 Mb/s，擴頻增益[PG=29.995 8]dB。

由通信原理相關知識可知，假設傳播信道為AWGN，BPSK調制下誤碼率（BER）和信噪比（[EbNo]）之間的關系如圖 1所示。由圖 1可知，當接收機誤碼率要求低于[10-6]時，[（EbNo）min=10.5]dB。

進一步，設噪聲系數[NF=1.6]dB，因此，可以計算出接收機的靈敏度[Pmin=-128.7]dBm。

綜上所述，發射機的最小發射功率應為：[PT=LP-GR+LF+Pmin=11.5 dBm] （4）

而對于實際的通信系統，采用合適的信道編碼方案約有7 dB的編碼增益[4]，系統要求保持15 dB的鏈路余量和2 dB左右的解調損耗，故星載發射機最終的發射功率設計值為21.5 dBm。

圖1 BPSK調制下BER和SNR之間的關系

1.2 星載發射機硬件設計及芯片選型

基于納衛星星載發射機的特點，采用模塊化設計，主要包括數/模轉換、頻率綜合、正交調制、濾波放大和電源5個模塊，其結構框圖如圖2所示。

圖2 星載發射機結構框圖

數/模轉換模塊接收FPGA送來的10位總線數據，將其轉換為兩路模擬差分信號輸出；濾波網絡完成帶外噪聲抑制；正交調制模塊利用頻率綜合模塊輸出的載波信號對模擬信號正交調制上變頻；射頻信號經過帶通濾波和兩級功放后再由功率分配器分配到兩個天線輻射出去。

結合1.1節發射機最小發射功率設計結果，星載發射機各個模塊的芯片選型說明如下：

1.2.1 數/模轉換模塊

數/模轉換模塊選用Analog Devices公司的AD9761芯片，單路輸入，差分輸出，可以滿足對PFGA輸出的單路BPSK數字信號的數/模轉換。

AD9761可以完成10位中等精度雙通道數據的處理，差分非線性誤差小，采樣速率高達40 MSPS，緊縮小封裝SSOP?28，占用面積小，3～5.5 V單電源供電、最大功耗僅97 mW，同時，外圍硬件設計相對簡單，便于在星載發射機上實現。

1.2.2 頻率綜合模塊

頻率綜合模塊采用Silicon Laboratories公司的完整頻率合成器芯片Si4136。該芯片產生的時鐘穩定性高，精度高，可以滿足正交調制模塊對載波頻率的要求。

Si4136外部選用10 MHz恒溫晶振作為參考時鐘，其內部由1個中頻鎖相環、1個22位數據寄存器、2個射頻鎖相環、3個壓控振蕩器（VCO）及三線控制器組成，內部結構功能框圖如圖3所示。Si4136為雙頻段射頻綜合器，可以輸出射頻頻段RF1：2 300～2 500 MHz和RF2：2 025～2 300 MHz。通過FPGA對使能信號SENB、時鐘信號SCLK和數據信號SDATA的配置，可以對輸出頻率進行控制和修改[5]。芯片的電源電流典型值為25.7 mA，電源電壓為3.3 V，具有功耗低，相位噪聲小等優點。

1.2.3 正交調制模塊

正交調制模塊采用Analog Devices公司的ADL5375芯片實現寬帶正交調制，具有優異的載波抑制和邊帶抑制性能，帶寬利用率高，抗干擾能力強，滿足系統需求。

ADL5375將DAC輸出的兩路差分信號調制到本振信號上。要采用24腳LFCSP_VQ小型封裝，4.75～5.25 V單電源供電，工作頻率范圍為400 MHz～6 GHz，調制器的輸出功率在0 dBm左右。

1.2.4 濾波放大模塊

濾波放大模塊由帶通濾波器、兩級功率放大器和功率分配器三部分組成。

帶通濾波器采用射頻帶通濾波芯片TA0803A，消除帶外頻率分量對載頻的影響。TA0803A的中心頻率為2 313.5 MHz，帶寬為27 MHz。本文設計的發射信號在TA0803A通帶頻段2 286.5～2 340.5 MHz內，頻段內阻帶可衰減32 dB，能夠對帶外頻率進行有效抑制。帶通濾波器的插入損耗為3 dB，故濾波器的輸出功率約為-3 dBm。

由于濾波輸出功率遠遠達不到發射機要求的最小發射功率23.5 dBm，因此在發射機的末級采用了射頻功率放大器以達到預算目標功率。

本文采用兩級級聯的功放。第一級的作用是保證信號被線性地放大，在此基礎上力求高效率；第二級的作用是在提高效率的前提下盡可能滿足一定的線性要求[6]。第一級功放選用HMC308，其線性放大效果明顯，增益達18 dB，可以實現15 dBm的功率輸出；第二級選用HMC454ST89，效率高，增益12.5 dB，輸出功率為27.5 dBm，滿足發射功率要求，且余量較大。

由于納衛星在空間可能發生翻滾，為增加地面接收機接收到信號的概率，在納衛星的相對兩面分別配置一個天線。因此，需要選擇一個功率分配器，將信號分配到兩個天線上輻射出去。功率分配器選用MAPDCC0010芯片，其插入損耗為3 dB，兩路輸出功率均為24.5 dBm，其比發射功率設計值大3 dBm，可以滿足接收機對解調和誤碼率的要求。

1.2.5 電源模塊

電源模塊是發射機最重要的部分，穩定且高效的電源才能夠保證整個系統穩定工作，不會因為電源波動影響整個系統的運行。本文中選用的電源芯片為MIC5245?3.3 V。在納衛星星載發射機中輸入電壓為5 V，其他模塊使用的電壓僅有5 V和3.3 V，壓差較小。而傳統的DC?DC芯片需要輸入電壓比輸出電壓高出2 V以上才能正常工作，因此不能采用。MIC5245?3.3 V是低壓差穩壓器，內部采用CMOS晶體管工藝，輸入電壓與輸出電壓的差值只需要保持在一個很低的水平（僅200 mV左右）；而且該芯片電源轉換效率較高，輸出噪聲小，靜態電流小，適合于納衛星上使用。同時為了減少電源的干擾，選用大電流三端電容器NFM2012P13C104R對電源進行線性濾波。

綜上設計，星載發射機的鏈路預算及芯片選型結果如圖4所示。由圖4可知，星上發射機發射功率為24.5 dBm，滿足發射機所需發射功率21.5 dBm的設計指標。

發射機模塊化設計完成后，應用工具Cadence 16.5完成原理圖和印刷電路板（PCB）的繪制。星載發射機整體的原理圖如圖5所示。

根據納衛星對體積的要求，確定該發射機PCB版圖尺寸是80 mm×38 mm，板上四角有機械安裝孔，方便發射機的固定。電路板采用四層板架構，分別為：頂層信號層，中間兩層接地層，底層信號層。板材選擇高頻板材Rogers 4350B，厚度為0.8 mm，介電常數為2.55，表面處理采用方式為沉金，符合電路阻抗匹配和信號傳輸速率的要求[7]。

由于PCB涉及模擬信號和數字信號，基帶信號和射頻信號，所以將模擬信號和數字信號分區域布置，在空間上隔離以降低串擾風險。由于地線在射頻時存在一定阻抗，易形成數/模共阻抗干擾，所以PCB使用長寬比小于3的GND平面，降低GND阻抗，進一步降低共模電壓；使用數/模分割，避免數字GND產生的共模電流流經模擬區域。繪制完成的發射機PCB頂層布局布線如圖6所示。

圖4 發射機鏈路預算及芯片選型

圖6 星載發射機PCB頂層布局布線

最后需要說明的是，本設計中FPGA模塊布局在核心板上，以便降低整體功耗，減小重量和尺寸，這里不進行詳細說明。

2 星載發射機軟件設計

納衛星發射機的基帶處理部分在FPGA內部實現。FPGA芯片選用Altera公司的Cyclone IV EP4CGX110，具有較為豐富的邏輯和存儲資源，可以完成數據和流程處理。信號處理的流程圖如圖7所示。

由圖7可知，納衛星發射機軟件部分可分為三個模塊：外部使能檢測模塊，芯片在線配置模塊和調制模塊。

圖7 納衛星發射機軟件部分信號處理流程圖

各個模塊工作原理簡單介紹如下：

（1） 外部使能檢測模塊

納衛星在未收到計算機主控模塊的數據讀取命令之前一直處于低功耗休眠等待狀態，在此狀態下，后續模塊均不工作，可以大大降低納衛星在發射空閑時間的能耗。若檢測到有效的使能信號，則控制后續的芯片配置模塊和調制模塊開始工作。

（2） 芯片在線配置模塊

納衛星發射板上的數模轉換芯片和頻率合成器芯片均由FPGA進行配置。配置數模轉換芯片為單通道工作模式。通過SPI接口對頻率合成器芯片進行配置，輸出2 323 MHz載波。

（3） 調制模塊

調制模塊主要是對納衛星待傳輸的信號進行規定的調制，以使其適合在信道中傳輸，其內部各模塊的工作原理描述如下：

① RAM讀取。若檢測到使能信號有效，則開始對指定塊RAM進行讀取操作。塊RAM中存儲的數據包括狀態數據和壓縮圖像數據。

② 信道編碼RAM。納衛星的數據傳輸距離遠，信道條件復雜，可靠性低，采用信道編碼可以有效地提高傳輸可靠性。綜合考慮信道及資源情況，可以采用簡單的糾錯編碼方式來實現信道編碼。本設計中采用級聯碼，外碼為RS（255，223），內碼為卷積碼（2，1，7）。在BER為[10-6]時，采用軟判決譯碼可以獲得約7 dB的增益[4]。

③ 擴頻調制。擴頻調制技術因其具有抗干擾性強、易于同頻使用和抗多徑干擾等優點，廣泛應用于衛星通信領域。擴頻調制采用DSSS，選用的擴頻碼速率為1.023 Mb/s，周期為1 ms，擴頻增益達29.995 8 dB。

④ 成形濾波及BPSK調制。為防止在接收機端形成碼間干擾，基帶信號在BPSK調制之前先進行成形濾波，成形濾波器選用根升余弦濾波器，滾降系數[α=0.5。]經過成形濾波后，可計算出調制后信號帶寬為[1.023×（1+α）=1.534 5]MHz。BPSK信號是一種恒包絡抑制載波雙邊帶信號。該模塊在成形濾波后再完成中頻調制，然后由后續的正交調制器芯片完成射頻調制。其中中頻信號采用直接數字頻率合成技術（DDS）生成。設計中，FPGA芯片的采樣時鐘為19.437 MHz，發射機所選用的中頻為2.43 MHz，采用位寬為29位的累加器進行相位累加，可得頻率分辨率[Δf=20×][106÷229=0.037]Hz。使用FPGA設計DDS，可以在滿足系統要求和保持DDS原有優點的基礎上，減少硬件復雜性，降低芯片面積和功耗。

3 測試結果及分析

本文設計并完成了具體的電路原理圖和電路板，調試了各部分電路，基本達到了預期的目標。納衛星發射機的基本功能已實現。

圖8是本文設計并調試通過的電路板元件面，該電路板重量為15.5 g，本體尺寸為80 mm×38 mm×15 mm，實際測試功耗2.5 W，滿足納衛星的要求。傳統的測控應答機體積大、功耗高：國內現有的測控應答機一般功耗在10 W左右，體積大于1 000 cm3。相比之下，星載發射機優勢明顯。

圖8 發射機樣機元件面

使用在線邏輯分析儀SignalTap Ⅱ在線對FPGA輸出的中頻BPSK信號進行采集，頻域分析后的仿真結果如圖9所示。其中，采樣頻率為19.437 MHz。由圖9中可以看出，信號頻譜主包絡的中心頻率為2.43 MHz，信號帶寬約為1.5 MHz，這與理論中心頻率與成形后的擴頻帶寬基本相符，驗證了FPGA輸出結果的正確性。

圖9 調制后信號頻譜仿真結果

星載發射機實際發射功率地面試驗實測結果如圖10所示。為了保證測試儀器的安全性，在天線接口處添加了一個20 dB的衰減器。

圖10 發射機發射功率實測結果

由圖10可知，頻譜的中心頻率為2 323 MHz，發射機經過20 dB的衰減器實測功率為3.54 dBm，即輸出功率為23.54 dBm，考慮到實際測試中射頻泄漏和測量誤差，該發射機實測發射功率在誤差允許范圍內，完全滿足納衛星設計要求。

4 結 語

在體積、重量、功耗等設計約束條件下，本文完成了納衛星星載發射機發射功率論證、芯片選型、硬件設計和軟件設計。地面試驗測試結果說明，發射機實現了納衛星的射頻信號發射功能，工作性能穩定，工作帶寬較寬，帶外抑制較好。而且，該發射機具有功耗低、體積小、結構簡單，調試方便的特點，完全滿足納衛星系統的應用要求。

參考文獻

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